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HY62256ALLJ-70

更新时间： 2024-02-27 08:22:28

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x8 SRAM

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HY62256ALLJ-70 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP28,.5
针数：	28	Reach Compliance Code：	unknown
ECCN代码：	EAR99	HTS代码：	8542.32.00.41
风险等级：	5.89	Is Samacsys：	N
最长访问时间：	70 ns	其他特性：	BATTERY BACKUP
I/O 类型：	COMMON	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e0	长度：	18.39 mm
内存密度：	262144 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	8	功能数量：	1
端口数量：	1	端子数量：	28
字数：	32768 words	字数代码：	32000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	32KX8
输出特性：	3-STATE	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	SOP28,.5	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	并行/串行：	PARALLEL
电源：	5 V	认证状态：	Not Qualified
座面最大高度：	2.794 mm	最大待机电流：	0.00002 A
最小待机电流：	2 V	子类别：	SRAMs
最大压摆率：	0.07 mA	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	4.5 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	宽度：	8.69 mm
Base Number Matches：	1

HY62256ALLJ-70 数据手册

HY62256A Series

WRITE CYCLE 2 (/OE Low Fixed)

tWC

ADDR

tAW

tCW

tWR

tAS

tWP

tDW

tDH

Data Valid

tOW

Data In

tWHZ

(8)

(7)

Data

Out

Notes(WRITE CYCLE):

1. A write occurs during the overlap of a low /CS and a low /WE. A write begins at the latest transition

among /CS going low and /WE going low: A write ends at the earliest transition among /CS going high

and /WE going high. tWP is measured from the beginning of write to the end of write.

2. tCW is measured from the later of /CS going low to the end of write .

3. tAS is measured from the address valid to the beginning of write.

4. tWR is measured from the end of write to the address change. tWR is applied in case a write ends as /CS,

or /WE going high.

5. If /OE and /WE are in the read mode during this period, and the I/O pins are in the output low-Z state,

input of opposite phase of the output must not be applied because bus contention can occur.

6. If /CS goes low simultaneously with /WE going low, or after /WE going low, the outputs remain in high

impedance state.

7. DOUT is the same phase of latest written data in this write cycle.

8. DOUT is the read data of the new address.

DATA RETENTION CHARACTERISTIC

Symbol

VDR

ICCDR

Parameter

Vcc for Data Retention

Data Retention Current

Test Condition

/CS >Vcc-0.2V,Vss<VIN<Vcc

Vcc = 3.0V, /CS > Vcc –0.2V

Vss<VIN<Vcc

See Data Retention Timing

Diagram

Min

Typ

Max

15(2)

Unit

tCDR

Chip Disable to Data

Retention Time

Operating Recovery Time

tRC(3)

Notes

1. Typical values are under the condition of TA = 25°C.

2. 3uA max. at TA=0°C to 40 °C.

3. tRC is read cycle time.

Rev.02 /Jun.99

1...3 4 567 8 9

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型号	品牌	描述	获取价格	数据表
HY62256ALLJ-70I	HYNIX	Standard SRAM, 32KX8, 70ns, CMOS	获取价格
HY62256ALLJ-85	ETC	x8 SRAM	获取价格
HY62256ALLJ-85I	HYNIX	Standard SRAM, 32KX8, 85ns, CMOS	获取价格
HY62256ALLP	HYNIX	32Kx8bit CMOS SRAM	获取价格
HY62256ALLP-10	HYNIX	Standard SRAM, 32KX8, 100ns, CMOS, PDIP28	获取价格
HY62256ALLP-100	HYNIX	Standard SRAM, 32KX8, 100ns, CMOS, PDIP28, 0.600 INCH, PLASTIC, DIP-28	获取价格

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