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HY5V52LF-H PDF预览

HY5V52LF-H

更新时间： 2024-02-20 22:59:40
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海力士 - HYNIX 动态存储器
页数 文件大小 规格书
13页 332K
描述
4Banks x 2M x 32bits Synchronous DRAM

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HY5V52LF-H 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：BGA包装说明：TFBGA, BGA90,9X15,32
针数：90Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.24
风险等级：5.84访问模式：FOUR BANK PAGE BURST
最长访问时间：6 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：100 MHzI/O 类型：COMMON
交错的突发长度：1,2,4,8JESD-30 代码：R-PBGA-B90
JESD-609代码：e1长度：13 mm
内存密度：268435456 bit内存集成电路类型：SYNCHRONOUS DRAM
内存宽度：32功能数量：1
端口数量：1端子数量：90
字数：8388608 words字数代码：8000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：8MX32
封装主体材料：PLASTIC/EPOXY封装代码：TFBGA
封装等效代码：BGA90,9X15,32封装形状：RECTANGULAR
封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
刷新周期：4096座面最大高度：1.2 mm
自我刷新：YES连续突发长度：1,2,4,8,FP
最大待机电流：0.002 A子类别：DRAMs
最大压摆率：0.4 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：20
宽度：11 mm

HY5V52LF-H 数据手册

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Preliminary  
HY5V52(L)F(P) Series  
4Banks x 2M x 32bits Synchronous DRAM  
DESCRIPTION  
The Hynix HY5V52(L)F(P) series is a 268,435,456bit CMOS Synchronous DRAM, ideally suited for the memory applica-  
tions which require wide data I/O and high bandwidth. HY5V52(L)F(P) is organized as 4banks of 2,097,152x32.  
HY5V52(L)F(P) is offering fully synchronous operation referenced to a positive edge of the clock. All inputs and outputs  
are synchronized with the rising edge of the clock input. The data paths are internally pipelined to achieve very high  
bandwidth. All input and output voltage levels are compatible with LVTTL.  
Programmable options include the length of pipeline (Read latency of 2 or 3), the number of consecutive read or write  
cycles initiated by a single control command (Burst length of 1,2,4,8 or full page), and the burst count sequence(se-  
quential or interleave). A burst of read or write cycles in progress can be terminated by a burst terminate command or  
can be interrupted and replaced by a new burst read or write command on any cycle. (This pipelined design is not re-  
stricted by a '2N' rule)  
FEATURES  
•
•
•
•
Voltage : VDD, VDDQ 3.3V  
•
•
•
Auto refresh and self refresh  
All device pins are compatible with LVTTL interface  
90Ball FBGA with 0.8mm of pin pitch  
4096 Refresh cycles / 64ms  
Programmable Burst Length and Burst Type  
- 1, 2, 4, 8 or full page for Sequential Burst  
- 1, 2, 4 or 8 for Interleave Burst  
Programmable CAS Latency ; 2, 3 Clocks  
Burst Read Single Write operation  
All inputs and outputs referenced to positive edge of  
system clock  
•
•
Data mask function by DQM0,1,2 and 3  
Internal four banks operation  
•
•
ORDERING INFORMATION  
Clock  
Frequency  
CAS  
Latency  
Part No.  
Organization  
Interface  
90 Ball FBGA  
HY5V52(L)F-H  
HY5V52(L)F-P  
HY5V52(L)F-S  
HY5V52(L)FP-H  
HY5V52(L)FP-P  
HY5V52(L)FP-S  
133MHz  
100MHz  
100MHz  
133MHz  
100MHz  
100MHz  
3
2
3
3
2
3
Leaded  
4Banks x 2Mbits  
x32  
LVTTL  
Lead Free  
Note  
1. HY5V52F Series : Normal power  
2. HY5V52LF Series : Low Power  
3. HY5V52xF Series : Leaded 90Ball FBGA  
4. HY5V52xFP Series : Lead Free 90Ball FBGA  
This document is a general product description and is subject to change without notice. Hynix does not assume any responsibility for  
use of circuits described. No patent licenses are implied.  
Rev. 0.1 / June. 2004  
2
1234567...13

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与HY5V52LF-H相关器件

型号 品牌 描述 获取价格 数据表
HY5V52LF-P HYNIX 4Banks x 2M x 32bits Synchronous DRAM

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HY5V52LFP-8 HYNIX Synchronous DRAM, 8MX32, 6ns, CMOS, PBGA90, 0.80 MM PITCH, FBGA-90

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HY5V52LFP-H HYNIX 4Banks x 2M x 32bits Synchronous DRAM

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