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EX64-TQG64A

更新时间： 2024-09-27 18:01:03

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美高森美 - MICROSEMI		时钟栅可编程逻辑
页数	文件大小	规格书
48页	2588K
描述
Field Programmable Gate Array, 3000 Gates, 250MHz, CMOS, PQFP64, TQFP-64

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EX64-TQG64A 技术参数

是否Rohs认证：	符合	生命周期：	Active
包装说明：	LFQFP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.61
其他特性：	LG-MIN; WD-MIN; TERM PITCH-MIN	最大时钟频率：	250 MHz
CLB-Max的组合延迟：	1 ns	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e3	长度：	10 mm
湿度敏感等级：	3	等效关口数量：	3000
端子数量：	64	最高工作温度：	125 °C
最低工作温度：	-40 °C	组织：	3000 GATES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY
座面最大高度：	1.6 mm	表面贴装：	YES
技术：	CMOS	温度等级：	AUTOMOTIVE
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	10 mm
Base Number Matches：	1

EX64-TQG64A 数据手册

Revision 10

eX Family FPGAs

•

Single-Chip Solution

Nonvolatile

Leading Edge Performance

•

240 MHz System Performance

350 MHz Internal Performance

3.9 ns Clock-to-Out (Pad-to-Pad)

Live on Power-Up

No Power-Up/Down Sequence Required for Supply

Voltages

•

Configurable Weak-Resistor Pull-Up or Pull-Down for

Tristated Outputs during Power-Up

Specifications

•

Individual Output Slew Rate Control

•

3,000 to 12,000 Available System Gates

2.5 V, 3.3 V, and 5.0 V Mixed-Voltage Operation with

5.0V Input Tolerance and 5.0V Drive Strength

Maximum 512 Flip-Flops (Using CC Macros)

0.22 µm CMOS Process Technology

•

Software Design Support with Microsemi Designer and

Libero^®Integrated Design Environment (IDE) Tools

Up to 132 User-Programmable I/O Pins

•

Up to 100% Resource Utilization with 100% Pin Locking

Deterministic Timing

Features

Unique In-System Diagnostic and Verification Capability

with Silicon Explorer II

•

High-Performance, Low-Power Antifuse FPGA

•

Boundary Scan Testing in Compliance with IEEE

Standard 1149.1 (JTAG)

LP/Sleep Mode for Additional Power Savings

Advanced Small-Footprint Packages

Hot-Swap Compliant I/Os

Fuselock™ Secure Programming Technology Designed

to Prevent Reverse Engineering and Design Theft

Product Profile

Device

eX64

eX128

eX256

Capacity

3,000

2,000

6,000

4,000

12,000

8,000

System Gates

Typical Gates

Dedicated Flip-Flops

Maximum Flip-Flops

128

256

512

Combinatorial Cells

Maximum User I/Os

128

256

100

512

132

Global Clocks

Hardwired

Routed

Speed Grades

–F, Std, –P

C, I, A

–F, Std, –P

C, I, A

–F, Std, –P

C, I, A

Temperature Grades*

Package (by pin count)

64, 100

100

Note: *Refer to the eX Automotive Family FPGAs datasheet for details on automotive temperature offerings.

October 2012

12 3 4 5 6 7...48

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