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EDC1UV6411-70JG-S

更新时间： 2024-01-04 01:13:44

品牌	Logo	应用领域
富士通 - FUJITSU		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
8页	134K
描述
EDO DRAM Module, 1MX64, 70ns, CMOS, PDMA168

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EDC1UV6411-70JG-S 技术参数

生命周期：	Obsolete	零件包装代码：	DIMM
包装说明：	DIMM, DIMM168	针数：	168
Reach Compliance Code：	unknown	风险等级：	5.84
最长访问时间：	70 ns	I/O 类型：	COMMON
JESD-30 代码：	R-PDMA-N168	内存密度：	67108864 bit
内存集成电路类型：	EDO DRAM MODULE	内存宽度：	64
端子数量：	168	字数：	1048576 words
字数代码：	1000000	最高工作温度：	70 °C
最低工作温度：		组织：	1MX64
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIMM	封装等效代码：	DIMM168
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
电源：	3.3 V	认证状态：	Not Qualified
刷新周期：	1024	座面最大高度：	21.844 mm
自我刷新：	NO	最大待机电流：	0.004 A
子类别：	DRAMs	最大压摆率：	0.68 mA
标称供电电压 (Vsup)：	3.3 V	表面贴装：	NO
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	DUAL	Base Number Matches：	1

EDC1UV6411-70JG-S 数据手册

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November 1996

Revision 1.1

EDC1UV641(1/4)-(60/70)(J/T)G-S

Notes:

1. An initial pulse of at least 200µs is required after power-up followed by a minimum of eight RAS* cycles before device operation

is achieved.

(min.) and V (max.) are reference levels for measuring timing of input signals. Transition times are measured between V

IH IL IH

(min.) and V (max.) and are assumed to be 5 ns for all inputs.

3. Measure with a load equivalent to 2 TTL loads and 100pF.

4. Operation within the t (max.) limit ensures that t (max.) limit can be met; t (max.) is speciﬁed as a reference point

RCD

RAC

only. If t

is greater than the speciﬁed t

(max) limit, then access time is controlled exclusively by t

RCD

CAC

5. Assumes that t_RCD≥ t

(max.).

RAD

6. This parameter deﬁnes the time at which the output achieves open circuit condition and is not referenced to V or V

is non restrictive operating parameter. It is included in the data sheet as an electrical characteristic only. If t_WCS≥ t

(min.)

WCS

the cycle is an early write cycle and the data out pin will remain at high impedance for the duration of the cycle.

8. Either t or t must be satisﬁed for a read cycle.

RCH

RRH

9. These parameters are referenced to the CAS* leading edge in early write cycles.

10. Operation within the t (max.) limit ensures that t (max.) limit can be met. t (max.) is speciﬁed as a reference point only.

RAD

RAC

If t

is greater than the speciﬁed t

(max.) limit, then access time is controlled by t

RAD

11. Access time is determined by the longer of t , t

, or t

AA CAC

ACP

12.

deﬁnes RAS* pulse width in fast page mode cycles.

RASC

Physical Dimensions

168-pin (84X2) DIMM

5.250

Note 3

5.171

5.014

0.158

0.118

2.150

1.450

0.450

0.250

1.700

2.507

0.050

±0.004

4.550 (Ref.)

5.014

0.350

Front View

( All dimensions are in inches with 0.005" tolerance unless otherwise speciﬁed)

Notes:

1. All dimensions are in inches.

2. Pin 85 is behind pin 1 on the back side.

3. Thickness =0.202 for SOJ DRAMs

=0.120 for TSOP DRAMs

Fujitsu Microelectronics, Inc.

1...3 4 567 8

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