EBE21AD4AGFA
Block Diagram
VSS
/RCS1
/RCS0
RS
RS
RS
RS
DQS9
/DQS9
DQS0
/DQS0
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
DM /CS DQS /DQS
RS
RS
RS
RS
RS
RS
RS
RS
RS
4
RS
RS
RS
RS
RS
RS
RS
RS
4
DQ0
DQ0
DQ0 to DQ3
DQ0
DQ0
D18
to DQ3
DQ4 to /DQ7
D0
D9
D27
to DQ3
to DQ3
to DQ3
RS
RS
RS
RS
DQS10
/DQS10
DQS1
/DQS1
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ8 to DQ11
DQ12 to DQ15
D19
D1
to DQ3
to DQ3
D10
to DQ3
D28
to DQ3
RS
RS
RS
RS
DQS2
DQS11
/DQS11
/DQS2
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ16 to DQ19
DQ20 to DQ23
D20
D2
to DQ3
to DQ3
D11
to DQ3
D29
to DQ3
RS
RS
RS
RS
DQS12
/DQS12
DQS3
/DQS3
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM CS DQS /DQS
DQ0
4
4
DQ24 to DQ27
DQ28 to DQ31
D21
D3
to DQ3
D12
to DQ3
D30
to DQ3
to DQ3
RS
RS
RS
RS
DQS13
/DQS13
DQS4
/DQS4
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ32 to DQ35
DQ36 to DQ39
D22
D4
to DQ3
to DQ3
D13
D31
to DQ3
to DQ3
RS
RS
RS
RS
DQS14
/DQS14
DQS5
/DQS5
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ40 to DQ43
DQ44 to DQ47
D23
D5
to DQ3
to DQ3
D14
D32
to DQ3
to DQ3
RS
RS
RS
RS
DQS15
/DQS15
DQS6
/DQS6
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ48 to DQ51
DQ52 to DQ55
D24
D6
to DQ3
to DQ3
D15
D33
to DQ3
to DQ3
RS
RS
RS
RS
DQS7
DQS16
/DQS16
/DQS7
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
4
DQ56 to DQ59
DQ60 to DQ63
D25
D7
to DQ3
to DQ3
D16
D34
to DQ3
to DQ3
RS
RS
RS
RS
DQS8
DQS17
/DQS17
/DQS8
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
DM /CS DQS /DQS
DQ0
4
RS
4
CB0 to CB3
CB4 to CB7
D26
D8
to DQ3
to DQ3
D17
to DQ3
D35
to DQ3
R
R
R
R
R
R
R
R
S
S
S
S
S
S
S
S
2
2
/CS0*
/RCS0 -> /CS: SDRAMs D0 to D17
/RCS1 -> /CS: SDRAMs D18 to D35
Signals for Address and Command Parity Function
Serial PD
/CS1*
VSS
VDD
C0 Register A1
C1
SCL
SDA
SCL
SDA
R
BA0 to BA1
A0 to A13
/RAS
RBA0 to RBA1 -> BA0 to BA1: SDRAMs D0 to D35
RA0 to RA13 -> A0 to A13: SDRAMs D0 to D35
/RRAS -> /RAS: SDRAMs D0 to D35
/RCAS -> /CAS: SDRAMs D0 to D35
RCKE0 -> CKE: SDRAMs D0 to D17
RCKE1 -> CKE: SDRAMs D18 to D35
/RWE -> /WE: SDRAMs D0 to D35
RODT0 -> ODT: SDRAMs D0 to D17
RODT1 -> ODT: SDRAMs D18 to D35
3
U0
E
G
I
S
T
E
R
PAR_IN
PPO
/QERR
A1 A2
WP A0
VDD C0 Register B1
SA0 SA1 SA2
/CAS
Par_In
C1
VDD
CKE0
100kΩ
PAR_IN
PPO
/QERR
VDDSPD
VDD
Serial PD
D0 to D35
CKE1
R
/Err_Out
S
/WE
VSS
VDD
C0 Register A2
C1
R
S
D0 to D35
D0 to D35
VREF
VSS
/ODT0
/ODT1
R
S
PAR_IN
PPO
/QERR
/RST
3
/RESET*
/PCK7
*
3
*
PCK7
VDD C0 Register B2
C1
VDD
D0 to D35: 512M bits DDR2 SDRAM
U0: 2k bits EEPROM
RS: 22Ω
PLL: CUA877
Register: SSTUA32866
PAR_IN
PPO
P
L
L
PCK0 to PCK6, PCK8, PCK9 -> CK: SDRAMs D0 to D35
/PCK0 to /PCK6, /PCK8, /PCK9 -> /CK: SDRAMs D0 to D35
CK0
/CK0
/QERR
PCK7 -> CK: register
/PCK7 -> /CK: register
Register A1 and A2 share the a part of
Address and Command input signal set.
/RESET
OE
Register B1 and B2 share the rest part of
Address and Command input signal set.
Notes:
1. DQ wring may be changed within a nibble.
2. /CS0 connects to D/CS and /CS1 connects to /CSR on
register1 and register2.
/CS1 connects to D/CS and /CS0 connects to /CSR on
register3 and register4.
3. /RESET, PCK7 and /PCK7 connect to all registers.
CKE and /ODT connect to a register.
Other signals connect to two of four registers.
Preliminary Data Sheet E0866E11 (Ver. 1.1)
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