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DSP56321VF240

更新时间： 2024-01-03 08:23:59
品牌 Logo 应用领域
飞思卡尔 - FREESCALE 数字信号处理器
页数 文件大小 规格书
84页 1566K
描述
24-Bit Digital Signal Processor

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DSP56321VF240 技术参数

生命周期：Transferred零件包装代码：BGA
包装说明：LBGA, BGA196,14X14,40针数：196
Reach Compliance Code：unknownECCN代码：3A001.A.3
HTS代码：8542.31.00.01风险等级：5.16
其他特性：ALSO REQUIRES 3.3V SUPPLY地址总线宽度：18
桶式移位器：YES位大小：24
边界扫描：YES最大时钟频率：240 MHz
外部数据总线宽度：24格式：FIXED POINT
内部总线架构：MULTIPLEJESD-30 代码：S-PBGA-B196
长度：15 mm低功率模式：YES
端子数量：196封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装等效代码：BGA196,14X14,40
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：1.6,3.3 V
认证状态：Not QualifiedRAM（字数）：163840
座面最大高度：1.6 mm子类别：Digital Signal Processors
最大供电电压：1.7 V最小供电电压：1.5 V
标称供电电压：1.6 V表面贴装：YES
技术：CMOS端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：15 mm
uPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHERBase Number Matches：1

DSP56321VF240 数据手册

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DSP56321  
Rev. 11, 2/2005  
Freescale Semiconductor  
Technical Data  
DSP56321  
24-Bit Digital Signal Processor  
3
16  
6
6
The DSP56321 is intended  
for applications requiring a  
large amount of internal  
memory, such as networking  
and wireless infrastructure  
applications. The onboard  
EFCOP can accelerate  
Memory Expansion Area  
Program  
RAM  
Triple  
Timer  
32 K × 24 bits  
SCI  
ESSI  
HI08  
EFCOP  
or  
X Data  
RAM  
Y Data  
RAM  
31 K × 24 bits  
and  
Instruction  
Cache  
1024 × 24 bits  
80 K × 24 bits 80 K × 24 bits  
Peripheral  
general filtering applications,  
such as echo-cancellation  
applications, correlation, and  
general-purpose convolution-  
based algorithms.  
Expansion Area  
YAB  
Address  
External  
Address  
Bus  
XAB  
PAB  
DAB  
18  
Generation  
Unit  
Address  
Switch  
Six Channel  
DMA Unit  
External  
Bus  
24-Bit  
DSP56300  
Core  
10  
Interface  
and  
Bootstrap  
ROM  
Control  
I - Cache  
Control  
DDB  
YDB  
XDB  
PDB  
GDB  
What’s New?  
Rev. 11 includes the following  
changes:  
External  
Data  
Bus  
Internal  
Data  
Bus  
24  
Switch  
Data  
Switch  
•
Adds lead-free packaging and  
part numbers.  
Power  
Management  
Data ALU  
5
Program  
Interrupt  
Controller  
Program  
Decode  
Controller  
Program  
Address  
Clock  
Generator  
+
→
24 × 24 56 56-bit MAC  
Two 56-bit Accumulators  
56-bit Barrel Shifter  
JTAG  
PLL  
Generator  
OnCE™  
DE  
EXTAL  
XTAL  
RESET  
MODA/IRQA  
MODB/IRQB  
MODC/IRQC  
MODD/IRQD  
PINIT/NMI  
Figure 1. DSP56321 Block Diagram  
The Freescale DSP56321, a member of the DSP56300 DSP family, supports networking, security encryption, and  
home entertainment using a high-performance, single-clock-cycle-per- instruction engine (DSP56000 code-  
compatible), a barrel shifter, 24-bit addressing, an instruction cache, and a direct memory access (DMA) controller  
(see Figure 1).  
The DSP56321 offers 275 million multiply- accumulates per second (MMACS) performance, attaining 550  
MMACS when the EFCOP is in use. It operates with an internal 275 MHz clock with a 1.6 volt core and  
independent 3.3 volt input/output (I/O) power. By operating in parallel with the core, the EFCOP provides overall  
enhanced performance and signal quality with no impact on channel throughput or total channel support. This  
device is pin-compatible with the Freescale DSP56303, DSP56L307, DSP56309, and DSP56311.  
© Freescale Semiconductor, Inc., 2001, 2005. All rights reserved.  
1234567...84

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