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Datasheet > 微控制器和处理器 > 时钟发生器> CYW181-01SXT
CYW181-01SXT PDF预览

CYW181-01SXT

更新时间： 2024-01-26 10:48:16
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 晶体时钟发生器微控制器和处理器外围集成电路光电二极管
页数 文件大小 规格书
9页 190K
描述
Peak-Reducing EMI Solution

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CYW181-01SXT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：SOIC
包装说明：SOP,针数：8
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.33
Is Samacsys：N其他特性：ALSO OPERATES AT 5V SUPPLY
JESD-30 代码：R-PDSO-G8JESD-609代码：e3
长度：4.889 mm湿度敏感等级：1
端子数量：8最高工作温度：70 °C
最低工作温度：最大输出时钟频率：75 MHz
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：75 MHz
认证状态：Not Qualified座面最大高度：1.727 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3.8985 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

CYW181-01SXT 数据手册

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W181  
AC Electrical Characteristics: TA = 0°C to +70°C, VDD = 3.3V ±5% or 5V±10%  
Parameter  
Description  
Input Frequency  
Test Condition  
Input Clock  
Spread Off  
VDD, 15-pF load 0.8V–2.4V  
VDD, 15-pF load 2.4V–0.8V  
15-pF load  
Min.  
28  
28  
Typ.  
Max.  
75  
75  
5
Unit  
MHz  
MHz  
ns  
ns  
%
%
ps  
dB  
fIN  
fOUT  
tR  
Output Frequency  
Output Rise Time  
Output Fall Time  
Output Duty Cycle  
Input Duty Cycle  
Jitter, Cycle-to-Cycle  
Harmonic Reduction  
2
2
tF  
5
tOD  
tID  
tJCYC  
40  
40  
60  
60  
300  
250  
f
out = 40 MHz, third harmonic  
8
measured, reference board,  
15-pF load  
CLKOUT Frequency Offset (Shift)[4,5]:TA = 0°C to +70°C, VDD = 3.3V ±5% or 5V±10% (For only W181-02, -02 and -03 products)  
Parameter  
FOFFSET-1  
FOFFSET-2  
FOFFSET-3  
FOFFSET-4  
Description  
Frequency Offset (Shift)  
Frequency Offset (Shift)  
Frequency Offset (Shift)  
Frequency Offset (Shift)  
Frequency Range (MHz)  
FS2=0, FS1=0, 28≤FIN≤38  
FS2=0, FS1=1, 38≤FIN≤48  
FS2=1, FS1=0, 46≤FIN≤60  
FS2=1, FS1=1, 58≤FIN≤75  
Min.  
–0.8  
–1.1  
–0.2  
–0.8  
Typ.  
–1.0  
–1.4  
–0.5  
–1.0  
Max.  
–1.2  
–1.7  
–0.8  
–1.2  
Unit  
%
%
%
%
increased trace inductance will negate its decoupling  
capability. The 10-µF decoupling capacitor shown should be a  
tantalum type. For further EMI protection, the VDD connection  
can be made via a ferrite bead, as shown.  
Application Information  
Recommended Circuit Configuration  
For optimum performance in system applications the power  
supply decoupling scheme shown in Figure 4 should be used.  
Recommended Board Layout  
Figure 5 shows a recommended 2-layer board layout.  
VDD decoupling is important to both reduce phase jitter and  
EMI radiation. The 0.1-µF decoupling capacitor should be  
placed as close to the VDD pin as possible, otherwise the  
Reference Input  
1
2
3
4
8
7
6
5
NC  
GND  
Clock  
Output  
R1  
C1  
µF  
0.1  
3.3 or 5V System Supply  
FB  
C2  
µF Tantalum  
10-  
Figure 4. Recommended Circuit Configuration  
Notes:  
4. The frequency offset (shift) is given with respect to ideal peak value which is the same as input reference frequency in the case of down spread only for W180-01,-02  
and -03 products.  
5. There is no offset (shift) for center spread for W180-51,-52 and -53 products.  
Document #: 38-07152 Rev. *D  
Page 6 of 9  
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