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CY7C4225-15ACT PDF预览

CY7C4225-15ACT

更新时间： 2024-01-16 21:35:47
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 先进先出芯片
页数 文件大小 规格书
25页 412K
描述
FIFO, 1KX18, 10ns, Synchronous, CMOS, PQFP64, 14 X 14 MM, PLASTIC, TQFP-64

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CY7C4225-15ACT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：LQFP,
针数：64Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.71
风险等级：5.83最长访问时间：10 ns
其他特性：RETRANSMIT周期时间：15 ns
JESD-30 代码：S-PQFP-G64JESD-609代码：e0
长度：14 mm内存密度：18432 bit
内存宽度：18湿度敏感等级：3
功能数量：1端子数量：64
字数：1024 words字数代码：1000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：1KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.6 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：4.5 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：14 mm

CY7C4225-15ACT 数据手册

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CY7C4425/4205/4215  
CY7C4225/4235/4245  
Switching Characteristics Over the Operating Range (continued)  
7C42X5-10 7C42X5-15 7C42X5-25 7C42X5-35  
Parameter  
Description  
Min. Max. Min. Max. Min. Max. Min. Max. Unit  
t
Clock to Programmable Almost-Full Flag  
8
12  
8
10  
16  
10  
15  
20  
15  
20  
25  
20  
ns  
ns  
ns  
PAFsynch  
PAEasynch  
PAEsynch  
(Synchronous mode, V /SMODE tied to V  
)
)
CC  
SS  
[12]  
t
t
Clock to Programmable Almost-Empty Flag  
(Asynchronous mode, V /SMODE tied to V  
)
CC  
CC  
Clock to Programmable Almost-Full Flag  
(Synchronous mode, V /SMODE tied to V  
CC  
SS  
t
t
t
t
t
Clock to Half-Full Flag  
12  
7
16  
10  
20  
15  
25  
20  
ns  
ns  
ns  
ns  
ns  
HF  
Clock to Expansion Out  
Expansion in Pulse Width  
Expansion in Set-Up Time  
XO  
3
4.5  
5
6.5  
5
10  
10  
10  
14  
15  
12  
XI  
XIS  
Skew Time between Read Clock and Write  
Clock for Full Flag  
6
SKEW1  
t
t
Skew Time between Read Clock and Write  
Clock for Empty Flag  
5
6
10  
18  
12  
20  
ns  
ns  
SKEW2  
SKEW3  
Skew Time between Read Clock and Write  
Clock for Programmable Almost Empty and Pro-  
grammable Almost Full Flags.  
10  
15  
Switching Waveforms  
Write Cycle Timing  
t
CLK  
t
t
CLKL  
CLKH  
WCLK  
t
t
DH  
DS  
D –D  
0
17  
t
ENH  
t
ENS  
WEN  
FF  
NO OPERATION  
t
t
WFF  
WFF  
[13]  
t
SKEW1  
RCLK  
REN  
42X5–6  
Notes:  
10. Pulse widths less than minimum values are not allowed.  
11. Values guaranteed by design, not currently tested.  
12. PAFasynch, tPAEasynch, after program register write will not be valid until 5 ns + tPAF(E)  
.
13. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that FF will go HIGH during the current clock cycle. If the time between the  
rising edge of RCLK and the rising edge of WCLK is less than tSKEW1, then FF may not change state until the next WCLK edge.  
6
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