CY7B9945V-2AXCT

更新时间： 2024-09-30 05:09:27

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赛普拉斯 - CYPRESS		时钟驱动器逻辑集成电路
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11页	259K
描述
High Speed Multi-phase PLL Clock Buffer

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CY7B9945V-2AXCT 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP, QFP52,.47SQ
针数：	52	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
风险等级：	5.66	系列：	7B
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	S-PQFP-G52
JESD-609代码：	e3	长度：	10 mm
逻辑集成电路类型：	PLL BASED CLOCK DRIVER	最大I（ol）：	0.03 A
湿度敏感等级：	3	功能数量：	2
反相输出次数：		端子数量：	52
实输出次数：	10	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LQFP
封装等效代码：	QFP52,.47SQ	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	Prop。Delay @ Nom-Sup：	0.25 ns
传播延迟（tpd）：	0.25 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.5 ns	座面最大高度：	1.6 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.63 V
最小供电电压 (Vsup)：	2.97 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	10 mm
最小 fmax：	200 MHz	Base Number Matches：	1

CY7B9945V-2AXCT 数据手册

RoboClock^®

CY7B9945V

PRELIMINARY

High Speed Multi-phase PLL Clock Buffer

Features

Functional Description

■ 500 ps max Total Timing Budget™ (TTB™) window

■ 24–200 MHz input and output operation

■ Low output-output skew < 200 ps

The CY7B9945V high speed multi-phase PLL clock buffer offers

user selectable control over system clock functions. This multiple

output clock driver provides the system integrator with functions

necessary to optimize the timing of high performance computer

and communication systems.

■ 10 + 1 LVTTL outputs driving 50W terminated lines

■ Dedicated feedback output

The device features a guaranteed maximum TTB window speci-

fying all occurrences of output clocks. This includes the input

reference clock across variations in output frequency, supply

voltage, operating temperature, input edge rate, and process.

■ Phase adjustments in 625/1300 ps steps up to +10.4 ns

■ 3.3V LVTTL/LVPECL, fault tolerant, and hot insertable

reference inputs

Ten configurable outputs each drive terminated transmission

lines with impedances as low as 50W while delivering minimal

and specified output skews at LVTTL levels. The outputs are

arranged in two banks of four and six outputs. These banks

enable a divide function of 1 to 12, with phase adjustments in 625

ps–1300 ps increments up to ±10.4 ns. The dedicated feedback

output enables divide-by functionality from 1 to 12 and limited

phase adjustments. However, if needed, any one of the ten

outputs can be connected to the feedback input as well as driving

other inputs.

■ Multiply or divide ratios of 1–6, 8, 10, and 12

■ Individual output bank disable

■ Output high impedance option for testing purposes

■ Integrated phase locked loop (PLL) with lock indicator

■ Low cycle-cycle jitter (<100 ps peak-peak)

■ 3.3V operation

Selectable reference input is a fault tolerant feature that enables

smooth change over to a secondary clock source when the

primary clock source is not in operation. The reference inputs

and feedback inputs are configurable to accommodate both

LVTTL or Differential (LVPECL) inputs. The completely

integrated PLL reduces jitter and simplifies board layout.

■ Industrial temperature range: –40°C to +85°C

■ 52-pin 1.4 mm TQFP package

Logic Block Diagram

F S

R E F A +

R E F A -

L O C K

R E F B +

R E F B -

P L L

R E F S E L

F B K

M O D E

D iv id e

a n d

F B F 0

Q F

P h a s e

S e le c t

F B D S 0

F B D S 1

1 Q 0

1 Q 1

1 F 0

1 F 1

D iv id e

a n d

P h a s e

S e le c t

1 D S 0

1 D S 1

1 Q 2

1 F 2

1 F 3

1 Q 3

D IS 1

2 Q 0

2 Q 1

2 F 0

2 F 1

D iv id e

a n d

P h a s e

S e le c t

2 Q 2

2 Q 3

2 Q 4

2 D S 0

2 D S 1

2 Q 5

D IS 2

Cypress Semiconductor Corporation

Document Number: 38-07336 Rev. *F

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised June 21, 2007

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