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CY62127DV30L-70ZIT

更新时间： 2024-01-27 08:44:22
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
11页 547K
描述
Standard SRAM, 64KX16, 70ns, CMOS, PDSO44, TSOP2-44

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CY62127DV30L-70ZIT 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：44
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.41风险等级：5.83
最长访问时间：70 nsJESD-30 代码：R-PDSO-G44
JESD-609代码：e0长度：18.415 mm
内存密度：1048576 bit内存集成电路类型：STANDARD SRAM
内存宽度：16湿度敏感等级：3
功能数量：1端子数量：44
字数：65536 words字数代码：64000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：64KX16
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：240
认证状态：Not Qualified座面最大高度：1.194 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.2 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：10.16 mm
Base Number Matches：1

CY62127DV30L-70ZIT 数据手册

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CY62127DV30  
Thermal Resistance[7]  
Parameter  
Description  
Test Conditions  
FBGA  
55  
TSOP II  
76  
Unit  
°C/W  
°C/W  
θJA  
θJC  
Thermal Resistance (Junction to Ambient) Still Air, soldered on a 3 x 4.5 inch,  
two-layer printed circuit board  
Thermal Resistance (Junction to Case)  
12  
11  
AC Test Loads and Waveforms[8]  
R1  
VCC  
ALL INPUT PULSES  
90%  
10%  
VCC  
OUTPUT  
90%  
10%  
R2  
GND  
Rise Time = 1 V/ns  
50 pF  
Fall Time = 1 V/ns  
INCLUDING  
JIG AND  
SCOPE  
Equivalent to: THEVENIN EQUIVALENT  
RTH  
OUTPUT  
V
Parameters  
2.5V (2.2V - 2.7V)  
16600  
3.0V (2.7V - 3.6V)  
Unit  
Ω
R1  
R2  
1103  
1554  
645  
15400  
Ω
RTH  
VTH  
8000  
Ω
1.20  
1.75  
V
Data Retention Characteristics  
Parameter  
VDR  
Description  
Conditions  
Min.  
Typ.[4]  
Max.  
Unit  
V
VCC for Data Retention  
Data Retention Current  
1.5  
ICCDR  
VCC=1.5V, CE > VCC − 0.2V,  
VIN > VCC − 0.2V or VIN < 0.2V  
L
L
Ind’l  
4
10  
3
µA  
Auto  
LL Ind’l  
[7]  
tCDR  
Chip Deselect to Data  
Retention Time  
0
ns  
[9]  
tR  
Operation Recovery Time  
200  
µs  
Data Retention Waveform[10]  
DATA RETENTION MODE  
V
V
CC(min.)  
VDR > 1.5V  
VCC  
CC(min.)  
tCDR  
tR  
CEor  
.
BHE B  
LE  
Notes:  
8. Test condition for the 45-ns part is a load capacitance of 30 pF.  
9. Full device operation requires linear V ramp from V to V > 200 µs.  
CC(min.)  
CC  
DR  
.
10. BHE BLE is the AND of both BHE and BLE. Chip can be deselected by either disabling the Chip Enable signals or by disabling both.  
Document #: 38-05229 Rev. *H  
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