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CXD2452R

更新时间： 2024-01-31 21:30:14
品牌 Logo 应用领域
索尼 - SONY 模拟IC传感器图像传感器信号电路
页数 文件大小 规格书
28页 357K
描述
Timing Generator for Progressive Scan CCD Image Sensor

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CXD2452R 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LFQFP,针数：48
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.83Is Samacsys：N
模拟集成电路 - 其他类型：ANALOG CIRCUITJESD-30 代码：S-PQFP-G48
长度：7 mm功能数量：1
端子数量：48最高工作温度：75 °C
最低工作温度：-20 °C封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE, FINE PITCH认证状态：Not Qualified
座面最大高度：1.7 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL EXTENDED端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：7 mmBase Number Matches：1

CXD2452R 数据手册

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CXD2452R  
Pin Description  
Pin  
Symbol  
No.  
I/O  
Description  
1
2
3MCK  
Vss1  
I
Internal main clock. (2340fH)  
GND  
—
Memory write timing.  
Stop control possible using the serial interface data.  
3
4
WEN  
ID  
O
O
Vertical direction line identification pulse output.  
Stop control possible using the serial interface data.  
5
6
TEST  
I
IC test pin; normally fixed to GND. (With pull-down resistor)  
3.3V power supply. (Power supply for common logic block)  
VDD1  
—
CCD optical black signal clamp pulse output.  
Stop control possible using the serial interface data.  
7
XCLPOB  
O
8
VDD2  
RG  
—
O
3.3V power supply. (Power supply for RG)  
CCD reset gate pulse output. (780fH)  
GND  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
Vss2  
Vss3  
H1  
—
—
O
GND  
CCD horizontal register drive clock output. (780fH)  
CCD horizontal register drive clock output. (780fH)  
3.3V power supply. (Power supply for H1/H2)  
Pulse output for dummy bit block clamp .  
3.3V power supply. (Power supply for CDS system)  
Precharge level sample-and-hold pulse output. (780fH)  
Data level sample-and-hold pulse output. (780fH)  
H2  
O
VDD3  
XCLPDM  
VDD4  
XSHP  
XSHD  
XRS  
—
O
—
O
O
O
Sample-and-hold pulse output for analog/digital conversion phase alignment. (780fH)  
GND  
Vss4  
PBLK  
—
O
Pulse output for horizontal and vertical blanking interval pulse cleaning.  
Horizontal direction pixel identification pulse output.  
Stop control possible using the serial interface data.  
22  
1/2MCK  
O
System clock output for signal processing IC (1170fH).  
Stop control possible using the serial interface data.  
23  
24  
25  
3/2MCK  
VDD5  
—
—
I
3.3V power supply. (Power supply for common logic block)  
Internal system reset input. High: Normal status, Low: Reset status  
Always input one reset pulse after power-on.  
RST  
26  
27  
28  
29  
VDD6  
SSI  
—
3.3V power supply. (Power supply for common logic block)  
Serial interface data input for internal mode settings.  
Serial interface clock input for internal mode settings.  
Serial interface strobe input for internal mode settings.  
I
I
I
SSK  
SEN  
CHKSUM enable. (With pull-down resistor)  
High: Sum check invalid, Low: Sum check valid  
30  
31  
EBCKSM  
FRO  
I
Vertical sync signal output.  
Stop control possible using the serial interface data.  
O
– 3 –  
1234567...28

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