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CD74HC7266MT PDF预览

CD74HC7266MT

更新时间： 2024-02-13 09:46:16
品牌 Logo 应用领域
德州仪器 - TI 栅极触发器逻辑集成电路光电二极管
页数 文件大小 规格书
9页 264K
描述
High-Speed CMOS Logic Quad 2-Input EXCLUSIVE NOR Gate

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CD74HC7266MT 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：SOP, SOP14,.25Reach Compliance Code：unknown
风险等级：5.92JESD-30 代码：R-PDSO-G14
JESD-609代码：e0负载电容（CL）：50 pF
逻辑集成电路类型：XNOR GATE最大I（ol）：0.004 A
端子数量：14最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP14,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
电源：2/6 VProp。Delay @ Nom-Sup：29 ns
施密特触发器：NO子类别：Gates
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL

CD74HC7266MT 数据手册

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CD54HC7266, CD74HC7266  
DC Electrical Specifications (Continued)  
TEST  
CONDITIONS  
o
o
o
o
o
25 C  
-40 C TO 85 C -55 C TO 125 C  
V
CC  
PARAMETER  
Input Leakage  
SYMBOL  
V (V)  
I
(mA)  
O
(V)  
MIN  
TYP  
MAX  
MIN  
MAX  
MIN  
MAX  
UNITS  
I
I
V
or  
-
6
-
-
±0.1  
-
±1  
-
±1  
µA  
I
CC  
Current  
GND  
Quiescent Device  
Current  
I
V
GND  
or  
0
6
-
-
2
-
20  
-
40  
µA  
CC  
CC  
Switching Specifications Input t , t = 6ns  
r
f
o
o
o
o
o
25 C  
-40 C TO 85 C -55 C TO 125 C  
TEST  
PARAMETER  
HC TYPES  
SYMBOL  
CONDITIONS  
V
(V)  
TYP  
MAX  
MAX  
MAX  
UNITS  
CC  
Propagation Delay  
t
t
C = 50pF  
2
-
-
115  
23  
30  
-
145  
29  
25  
-
150  
35  
30  
-
ns  
ns  
ns  
ns  
PLH, PHL  
L
4.5  
6
5
-
Propagation Delay Time, Any  
Input  
t
t
C = 15pF  
9
PLH, PHL  
L
Output Transition Times  
(Figure 1)  
t
, t  
TLH THL  
C = 50pF  
L
2
-
-
75  
15  
13  
10  
-
95  
19  
16  
10  
-
110  
22  
19  
10  
-
ns  
ns  
ns  
pF  
pF  
4.5  
6
-
Input Capacitance  
C
-
-
-
IN  
Power Dissipation  
Capacitance  
C
C = 15pF  
5
33  
PD  
L
(Note 2)  
NOTE:  
2
2. C  
is used to determine the dynamic power consumption per gate, P = V  
f (C + C ) where f = Input Frequency, C = Output  
PD L i L  
PD  
Load Capacitance, V  
D
CC  
i
= Supply Voltage.  
CC  
Test Circuit and Waveform  
t = 6ns  
t = 6ns  
f
r
V
CC  
90%  
50%  
10%  
INPUT  
GND  
t
t
TLH  
THL  
90%  
50%  
10%  
INVERTING  
OUTPUT  
t
t
PLH  
PHL  
FIGURE 1. HC AND HCU TRANSITION TIMES AND PROPAGATION DELAY TIMES, COMBINATION LOGIC  
4
1234567...9

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