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C9530CY

更新时间： 2024-01-16 16:57:44

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14页	182K
描述
CPU SYSTEM CLOCK GENERATOR\|CMOS\|SSOP\|48PIN\|PLASTIC

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C9530CY 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	TSSOP	包装说明：	TSSOP-48
针数：	48	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.88	JESD-30 代码：	R-PDSO-G48
JESD-609代码：	e0	长度：	12.5 mm
端子数量：	48	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	133.33 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP48,.3,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3 V	主时钟/晶体标称频率：	33.33 MHz
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	Clock Generators	最大压摆率：	30 mA
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	6.1 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC	Base Number Matches：	1

C9530CY 数据手册

APPROVED PRODUCT

C9530

PCIX I/O System Clock Generator With EMI Control Features

Transmit

ACK

Receive

COMMAND BYTE

(Don't Care)

BYTE COUNT

(Don't Care)

BYTE 0

(Valid)

BYTE N

(Valid)

SDATA

MSB

LSB

SCLK

START CONDITION

STOP CONDITION

Fig.5a (WRITE)

Transmit

ACK BYTE COUNT

BYTE 0

(Valid)

BYTE1

(Valid)

BYTE N

(Valid)

Receiv

ACK

(Valid)

SDATA

MSB

LSB

Fig.5b (READ)

Fig.5

SCLK

START CONDITION

STOP CONDITION

Serial Control Registers

NOTE: The Pin# column lists the affected pin number where applicable. The @Pup column gives the state at true

power up. Bytes are set to the values shown initially only after true power up condition occurs.

Following the acknowledge of the Address Byte , two additional bytes must be sent:

1) “Command Code “ byte, and

2) “Byte Count” byte.

Although the data (bits) in these two bytes are considered “don’t care”; they must be sent and will be acknowledged.

Byte 0: Function Select Register

@Pup

Pin#

Description

Bit

Test Mode Enable. 1=normal operation, 0 = Test mode

Spread Spectrum modulation control bit (effective only when Bit 0 of this register is set to a 0) 0=OFF, 1 = ON

SSCG Spread width select. 1=0.5%, 0=1.0% See table below for clarification

SB1 Bank B MSB frequency control bit (effective only when Bit 0 of this register is set to a 0)

SB0 Bank B LSB frequency control bit (effective only when Bit 0 of this register is set to a 0)

SA1 Bank A MSB frequency control bit (effective only when Bit 0 of this register is set to a 0)

SA0 Bank A LSB frequency control bit (effective only when Bit 0 of this register is set to a 0)

Hardware/SMBus frequency control. 1=Hardware (pins 6, 7, 42, 43, and 27), 0=SMBus Byte 0 bits 1-4 and 6

Clarification Table for Byte0, bit5

Byte 0, bit6

Byte0, bit5

Description

Frequency generated from second PLL

Frequency generated from XIN

Spread @ -1.0%

Spread @ -0.5%

Cypress Semiconductor Corporation

525 Los Coches St.

Document#: 38-07033 Rev. **

5/1/2000

Milpitas, CA 95035. Tel: 408-263-6300, Fax: 408-263-6571

http://www.cypress.com

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型号	品牌	描述	获取价格	数据表
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C9531_04	CYPRESS	PCIX I/O System Clock Generator with EMI Control Features	获取价格
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C9531AY	CYPRESS	Processor Specific Clock Generator, CMOS, PDSO28, SSOP-28	获取价格
C9531CT	ETC	CPU SYSTEM CLOCK GENERATOR\|TSSOP\|28PIN\|PLASTIC	获取价格
C9531CY	ETC	CPU SYSTEM CLOCK GENERATOR\|SSOP\|28PIN\|PLASTIC	获取价格

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