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Datasheet > 可编程逻辑 > 可编程逻辑器件> ATF16V8CZ-15XU
ATF16V8CZ-15XU PDF预览

ATF16V8CZ-15XU

更新时间： 2024-01-17 12:47:44
品牌 Logo 应用领域
爱特美尔 - ATMEL 可编程逻辑器件光电二极管输入元件异步传输模式ATM时钟
页数 文件大小 规格书
26页 584K
描述
Highperformance EE PLD

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ATF16V8CZ-15XU 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred零件包装代码：TSSOP
包装说明：TSSOP, TSSOP20,.25针数：20
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.31.00.01风险等级：5.5
架构：PAL-TYPE最大时钟频率：45 MHz
JESD-30 代码：R-PDSO-G20JESD-609代码：e3
长度：6.5 mm湿度敏感等级：2
专用输入次数：8I/O 线路数量：8
输出次数：8产品条款数：64
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C组织：8 DEDICATED INPUTS, 8 I/O
输出函数：MACROCELL封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP20,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：5 V
可编程逻辑类型：FLASH PLD传播延迟：15 ns
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：Programmable Logic Devices最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：4.4 mmBase Number Matches：1

ATF16V8CZ-15XU 数据手册

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ATF16V8CZ  
4.5  
Power-up Reset  
The ATF16V8CZ’s registers are designed to reset during power-up. At a point delayed slightly  
from VCC crossing VRST, all registers will be reset to the low state. As a result, the registered out-  
put state will always be high on power-up.  
This feature is critical for state machine initialization. However, due to the asynchronous nature  
of reset and the uncertainty of how VCC actually rises in the system, the following conditions are  
required:  
1. The VCC rise must be monotonic, from below 0.7V,  
2. After reset occurs, all input and feedback setup times must be met before driving the  
clock term high, and  
3. The signals from which the clock is derived must remain stable during tPR  
.
Parameter  
tPR  
Description  
Typ  
600  
3.8  
Max  
Units  
ns  
Power-up Reset Time  
Power-up Reset Voltage  
1,000  
4.5  
VRST  
V
4.6  
Preload of Registered Outputs  
The ATF16V8CZ’s registers are provided with circuitry to allow loading of each register with  
either a high or a low. This feature will simplify testing since any state can be forced into the reg-  
isters to control test sequencing. A JEDEC file with preload is generated when a source file with  
vectors is compiled. Once downloaded, the JEDEC file preload sequence will be done automati-  
cally by approved programmers.  
5. Security Fuse Usage  
A single fuse is provided to prevent unauthorized copying of the ATF16V8CZ fuse patterns.  
Once programmed, fuse verify and preload are inhibited. However, the 64-bit User Signature  
remains accessible.  
The security fuse should be programmed last, as its effect is immediate.  
7
0453H–PLD–7/05  
1...45678910...26

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