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ADUM1301WSRWZ53-RL PDF预览

ADUM1301WSRWZ53-RL

更新时间： 2024-02-24 10:27:04
品牌 Logo 应用领域
亚德诺 - ADI 光电二极管接口集成电路
页数 文件大小 规格书
32页 541K
描述
Interface Circuit

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ADUM1301WSRWZ53-RL 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：SOIC-16Reach Compliance Code：compliant
风险等级：5.56接口集成电路类型：INTERFACE CIRCUIT
JESD-30 代码：R-PDSO-G16长度：10.3 mm
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP16,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
座面最大高度：2.65 mm最大供电电压：3.6 V
最小供电电压：3 V标称供电电压：3 V
表面贴装：YES温度等级：AUTOMOTIVE
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.5 mmBase Number Matches：1

ADUM1301WSRWZ53-RL 数据手册

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Data Sheet  
ADuM1300/ADuM1301  
Parameter  
Symbol  
Min  
Typ  
Max Unit  
Test Conditions  
90 Mbps (CRW Grade Only)  
VDD1 Supply Current  
5 V/3 V Operation  
3 V/5 V Operation  
VDD2 Supply Current  
5 V/3 V Operation  
3 V/5 V Operation  
IDD1 (90)  
43  
24  
57  
36  
mA  
mA  
45 MHz logic signal freq.  
45 MHz logic signal freq.  
IDD2 (90)  
16  
29  
23  
37  
mA  
mA  
45 MHz logic signal freq.  
45 MHz logic signal freq.  
For All Models  
Input Currents  
IIA, IIB, IIC, IE1, IE2 −10  
+0.01  
+10 µA  
0 V ≤ VIA, VIB, VIC ≤ VDD1 or VDD2  
0 V ≤ VE1, VE2 ≤ VDD1 or VDD2  
,
Logic High Input Threshold  
5 V/3 V Operation  
3 V/5 V Operation  
VIH, VEH  
2.0  
1.6  
V
V
Logic Low Input Threshold  
5 V/3 V Operation  
3 V/5 V Operation  
VIL, VEL  
0.8  
0.4  
V
V
V
V
V
V
V
Logic High Output Voltages  
VOAH, VOBH, VOCH (VDD1 or VDD2) − 0.1 (VDD1 or VDD2  
)
IOx = −20 µA, VIx = VIxH  
IOx = −4 mA, VIx = VIxH  
IOx = 20 µA, VIx = VIxL  
IOx = 400 µA, VIx = VIxL  
IOx = 4 mA, VIx = VIxL  
(VDD1 or VDD2) − 0.4 (VDD1 or VDD2) − 0.2  
Logic Low Output Voltages  
VOAL, VOBL, VOCL  
0.0  
0.04  
0.2  
0.1  
0.1  
0.4  
SWITCHING SPECIFICATIONS  
ADuM1300ARW/ADuM1301ARW  
Minimum Pulse Width2  
PW  
1000 ns  
Mbps  
100 ns  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
Maximum Data Rate3  
1
50  
Propagation Delay4  
tPHL, tPLH  
PWD  
70  
11  
4
40  
ns  
Pulse Width Distortion, |tPLH − tPHL  
Change vs. Temperature  
Propagation Delay Skew5  
Channel-to-Channel Matching6  
ADuM1300BRW/ADuM1301BRW  
Minimum Pulse Width2  
|
ps/°C  
ns  
ns  
tPSK  
tPSKCD/tPSKOD  
50  
50  
PW  
100 ns  
Mbps  
ns  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
Maximum Data Rate3  
Propagation Delay4  
10  
15  
tPHL, tPLH  
PWD  
35  
5
50  
3
4
ns  
Pulse Width Distortion, |tPLH − tPHL  
Change vs. Temperature  
Propagation Delay Skew5  
|
ps/°C  
ns  
tPSK  
6
3
Channel-to-Channel Matching, Codirectional tPSKCD  
Channels6  
ns  
Channel-to-Channel Matching, Opposing-  
Directional Channels6  
tPSKOD  
22  
ns  
CL = 15 pF, CMOS signal levels  
ADuM1300CRW/ADuM1301CRW  
Minimum Pulse Width2  
Maximum Data Rate3  
PW  
8.3  
120  
30  
0.5  
3
11.1 ns  
Mbps  
ns  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
CL = 15 pF, CMOS signal levels  
90  
20  
Propagation Delay4  
tPHL, tPLH  
PWD  
40  
2
4
ns  
Pulse Width Distortion, |tPLH − tPHL  
|
Change vs. Temperature  
Propagation Delay Skew5  
ps/°C  
ns  
tPSK  
14  
2
Channel-to-Channel Matching,  
Codirectional Channels6  
tPSKCD  
ns  
Channel-to-Channel Matching,  
tPSKOD  
5
ns  
CL = 15 pF, CMOS signal levels  
Opposing-Directional Channels6  
Rev. K | Page 9 of 32  
1...6789101112...32

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