ADuM1201WSRZ

更新时间： 2024-01-08 10:30:24

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亚德诺 - ADI		光电二极管
页数	文件大小	规格书
28页	444K
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Dual-Channel Digital Isolators

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ADuM1201WSRZ 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	SOIC
包装说明：	SOP,	针数：	8
Reach Compliance Code：	unknown	风险等级：	5.57
模拟集成电路 - 其他类型：	ANALOG CIRCUIT	JESD-30 代码：	R-PDSO-G8
JESD-609代码：	e3	长度：	4.9 mm
湿度敏感等级：	1	功能数量：	1
端子数量：	8	最高工作温度：	125 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	峰值回流温度（摄氏度）：	260
座面最大高度：	1.75 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	2.7 V	标称供电电压 (Vsup)：	3 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	40
宽度：	3.9 mm	Base Number Matches：	1

ADuM1201WSRZ 数据手册

Data Sheet

ADuM1200/ADuM1201

Parameter

Symbol

Min

Typ

Max

Unit

Test Conditions

25 Mbps (CR Grade Only)

V_DD1Supply Current

5 V/3 V Operation

3 V/5 V Operation

V_DD2Supply Current

5 V/3 V Operation

3 V/5 V Operation

I_{DD1 (25)}

6.3

3.4

8.0

4.8

12.5 MHz logic signal freq.

I_{DD2 (25)}

3.4

6.3

4.8

8.0

12.5 MHz logic signal freq.

For All Models

Input Currents

I_IA, I_IB

V_IH

−10

+0.01

+10

μA

0 V ≤ V_IA, V_IB≤ (V_DD1or V_DD2)

Logic High Input Threshold

Logic Low Input Threshold

Logic High Output Voltages

0.7 (V_DD1or V_DD2)

V_IL

0.3 (V_DD1or V_DD2

)

V_OAH, V_OBH

(V_DD1or V_DD2) − 0.1 V_DD1or V_DD2

I_Ox= −20 μA, V_Ix= V_IxH

I_Ox= −4 mA, V_Ix= V_IxH

I_Ox= 20 μA, V_Ix= V_IxL

I_Ox= 400 μA, V_Ix= V_IxL

I_Ox= 4 mA, V_Ix= V_IxL

(V_DD1or V_DD2) − 0.5 (V_DD1or V_DD2) − 0.2

Logic Low Output Voltages

V_OAL, V_OBL

0.0

0.1

0.4

0.04

0.2

SWITCHING SPECIFICATIONS

ADuM120xAR

C_L= 15 pF, CMOS signal levels

Minimum Pulse Width²

Maximum Data Rate³

Propagation Delay⁴

1000

Mbps

t_PHL, t_PLH

PWD

150

Pulse Width Distortion, |t_PLH− t_PHL

Change vs. Temperature

ps/°C

Propagation Delay Skew⁵

t_PSK

Channel-to-Channel Matching⁶

t_PSKCD/t_PSKOD

t_R/t_F

Output Rise/Fall Time (10% to 90%)

ADuM120xBR

C_L= 15 pF, CMOS signal levels

Minimum Pulse Width²

Maximum Data Rate³

Propagation Delay⁴

100

Mbps

t_PHL, t_PLH

PWD

Pulse Width Distortion, |t_PLH− t_PHL

Change vs. Temperature

Propagation Delay Skew⁵

Channel-to-Channel Matching

Codirectional Channels⁶

Opposing Directional Channels⁶

Output Rise/Fall Time (10% to 90%)

5 V/3 V Operation

ps/°C

t_PSK

t_PSKCD

t_PSKOD

t_R/t_F

3.0

2.5

3 V/5 V Operation

ADuM120xCR

C_L= 15 pF, CMOS signal levels

Minimum Pulse Width²

Maximum Data Rate³

Propagation Delay⁴

Mbps

t_PHL, t_PLH

PWD

Pulse Width Distortion, |t_PLH− t_PHL

Change vs. Temperature

Propagation Delay Skew⁵

Channel-to-Channel Matching

Codirectional Channels⁶

Opposing Directional Channels⁶

Output Rise/Fall Time (10% to 90%)

5 V/3 V Operation

ps/°C

t_PSK

t_PSKCD

t_PSKOD

t_R/t_F

3.0

2.5

3 V/5 V Operation

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