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ADT7466

更新时间： 2024-01-28 16:41:47
品牌 Logo 应用领域
亚德诺 - ADI 监视器控制器
页数 文件大小 规格书
48页 1873K
描述
dBCool Remote Thermal Controller and Voltage Monitor

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ADT7466 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SSOP
包装说明：LEAD FREE, MO-137AB, QSOP-16针数：16
Reach Compliance Code：unknown风险等级：5.58
Is Samacsys：N模拟集成电路 - 其他类型：ANALOG CIRCUIT
JESD-30 代码：R-PDSO-G16JESD-609代码：e3
长度：4.9022 mm湿度敏感等级：1
功能数量：1端子数量：16
最高工作温度：125 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：260座面最大高度：1.7526 mm
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：AUTOMOTIVE端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：3.9116 mmBase Number Matches：1

ADT7466 数据手册

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ADT7466  
Parameter  
Min  
Typ  
Max  
Unit Test Conditions/Comments  
DRIVE OUTPUTS (DRIVE1, DRIVE2)  
Output Voltage Range  
Output Source Current  
Output Sink Current  
DAC Resolution  
0–2.2  
2
0.5  
V
Digital input = 0x00 to 0xFF  
mA  
mA  
Bits  
Bits  
LSB  
LSB  
%
8
8
Monotonicity  
Differential Nonlinearity  
Integral Nonlinearity  
Total Unadjusted Error  
1
5
1
IL = 2 mA  
REFERENCE VOLTAGE OUTPUT  
(REFOUT)  
Output Voltage  
Output Source Current  
Output Sink Current  
2.226 2.25  
2.288  
10  
0.6  
V
mA  
mA  
OPEN-DRAIN SERIAL DATA BUS  
OUTPUT (SDA)  
Output Low Voltage (VOL)  
High Level Output Current (IOH)  
0.4  
1
V
µA  
IOUT = −4.0 mA, VCC = 3.3 V  
VOUT = VCC  
0.1  
DIGITAL INPUTS (SCL, SDA, TACH  
INPUTS, PROCHOT)  
Input High Voltage (VIH)  
Input Low Voltage (VIL)  
Hysteresis  
2.0  
V
V
V
0.8  
1
0.5  
DIGITAL INPUT CURRENT (TACH  
INPUTS, PROCHOT)  
Input High Current (IIH)  
Input Low Current (IIL)  
Input Capacitance (IN)  
−1  
µA  
µA  
pF  
VIN = VCC  
VIN = 0  
20  
OPEN-DRAIN DIGITAL OUTPUTS  
(ALERT, FANLOCK, FAN1_ON/THERM)  
Output Low Voltage (VOL)  
High Level Output Current (IOH)  
SERIAL BUS TIMING 2  
0.4  
1
V
µA  
IOUT = −4.0 mA, VCC = 3.3 V  
VOUT =VCC  
0.1  
Clock Frequency (fSCLK  
Glitch Immunity (tSW)  
)
400  
50  
kHz  
ns  
µs  
µs  
µs  
µs  
µs  
ns  
ns  
ns  
Ms  
See Figure 2  
See Figure 2  
See Figure 2  
See Figure 2  
See Figure 2  
See Figure 2  
See Figure 2  
See Figure 2  
Bus Free Time (tBUF  
Start Setup Time (tSU;STA  
Start Hold Time (tHD;STA  
SCL Low Time (tLOW  
SCL High Time (tHIGH  
)
1.3  
0.6  
0.6  
1.3  
0.6  
)
)
)
)
SCL, SDA Rise Time (tr)  
SCL, SDA Fall Time (tf )  
Data Setup Time (tSU;DAT  
1000  
300  
See Figure 2  
See Figure 2  
Can be optionally disabled  
)
100  
25  
Detect Clock Low Timeout (tTIMEOUT  
)
64  
1 All voltages are measured with respect to GND, unless otherwise specified. Typical values are at TA = 25°C and represent the most likely parametric norm. Logic inputs  
accept input high voltages up to 5 V even when the device is operating at supply voltages below 5 V. Timing specifications are tested at logic levels of VIL = 0.8 V for a  
falling edge and at VIH = 2.0 V for a rising edge.  
2 Guaranteed by design, not production tested.  
Rev. 0 | Page 4 of 48  
1234567...48

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