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Datasheet > 传感器/换能器 > 温度传感器> ADT7310TRZ-REEL
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ADT7310TRZ-REEL

更新时间： 2024-02-19 01:20:39
品牌 Logo 应用领域
亚德诺 - ADI 传感器温度传感器
页数 文件大小 规格书
24页 450K
描述
±0.5°C Accurate, 16-Bit Digital SPI Temperature Sensor

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ADT7310TRZ-REEL 技术参数

Source Url Status Check Date：2013-05-01 14:56:49.24是否无铅： 含铅
是否Rohs认证： 符合生命周期：Active
包装说明：SOP8,.25针数：8
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.22
最大精度（摄氏度）：0.5 Cel主体宽度：3.9 mm
主体高度：1.55 mm主体长度或直径：4.9 mm
JESD-609代码：e3安装特点：SURFACE MOUNT
位数：16端子数量：8
最大工作电流：0.3 mA最高工作温度：150 °C
最低工作温度：-55 °C输出接口类型：4-WIRE INTERFACE
封装主体材料：PLASTIC/EPOXY封装等效代码：SOP8,.25
封装形状/形式：RECTANGULAR电源：3/5 V
传感器/换能器类型：TEMPERATURE SENSOR,SWITCH/DIGITAL OUTPUT,SERIAL子类别：Other Sensors
最大供电电压：5.5 V最小供电电压：2.7 V
表面贴装：YES端子面层：Matte Tin (Sn)
端接类型：SOLDERBase Number Matches：1

ADT7310TRZ-REEL 数据手册

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 DT73ꢀ±C  
C
SPI TIMING SPECIFICATIONS  
TA = −55°C to +150°C, VDD = 2.7 V to 5.5 V, unless otherwise noted. All input signals are specified with rise time (tR) = fall time (tF) = 5 ns  
(10% to 90% of VDD) and timed from a voltage level of 1.6 V.  
Table 2.  
Parameter1, 2  
Limit at TMIN, TMAX (B Version)  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
0
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns max  
ns min  
ns max  
ns min  
ns min  
ns max  
ns max  
ns min  
CS falling edge to SCLK active edge setup time3  
100  
100  
30  
25  
0
60  
80  
10  
80  
0
SCLK high pulse width  
SCLK low pulse width  
Data valid to SCLK edge setup time  
Data valid to SCLK edge hold time  
SCLK active edge to data valid delay3  
VDD = 4.5 V to 5.5 V  
VDD = 2.7 V to 3.6 V  
Bus relinquish time after CS inactive edge  
4
t7  
t8  
t9  
CS rising edge to SCLK edge hold time  
CS falling edge to DOUT active time  
VDD = 4.5 V to 5.5 V  
VDD = 2.7 V to 3.6 V  
SCLK inactive edge to DOUT high  
0
60  
80  
10  
t10  
1 Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.  
2 See Figure 2.  
3 SCLK active edge is falling edge of SCLK.  
4 This means that the times quoted in the timing characteristics are the true bus relinquish times of the part and, as such, are independent of external bus loading  
capacitances.  
CS  
t1  
t2  
1
t8  
8
t3  
7
7
2
3
8
1
2
SCLK  
t4  
t5  
MSB  
LSB  
DIN  
t10  
t6  
t7  
t9  
DOUT  
LSB  
MSB  
Figure 2. Detailed SPI Timing Diagram  
I
(1.6mA WITH V = 5V,  
DD  
SINK  
100µA WITH V = 3V)  
DD  
TO  
OUTPUT  
PIN  
1.6V  
10pF  
I
(200µA WITH V = 5V,  
DD  
SOURCE  
100µA WITH V = 3V)  
DD  
Figure 3. Load Circuit for Timing Characterization  
Rev. 0 | Page 4 of 24  
 
 
 
 
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