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Datasheet > 微控制器和处理器 > 数字信号处理器> ADSP-BF526KBCZ-4
ADSP-BF526KBCZ-4 PDF预览

ADSP-BF526KBCZ-4

更新时间： 2024-02-01 15:30:49
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路数字信号处理器PC时钟
页数 文件大小 规格书
88页 2932K
描述
Blackfin Embedded Processor

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ADSP-BF526KBCZ-4 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：BGA包装说明：12 X 12 MM, ROHS COMPLIANT, MO-195AJ, CSPBGA-289
针数：289Reach Compliance Code：compliant
HTS代码：8542.31.00.01风险等级：5.68
Is Samacsys：N其他特性：ALSO OPERATES AT 2.5 AND 3.3 V TYP
地址总线宽度：19桶式移位器：YES
位大小：32边界扫描：YES
最大时钟频率：50 MHz外部数据总线宽度：16
格式：FIXED POINT内部总线架构：MULTIPLE
JESD-30 代码：S-PBGA-B289长度：12 mm
低功率模式：YES端子数量：289
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：LFBGA
封装等效代码：BGA289,23X23,20封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE, FINE PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：1.2,2.5/3.3 V认证状态：Not Qualified
座面最大高度：1.4 mm速度：400 MHz
子类别：Microprocessors最大供电电压：3.6 V
最小供电电压：1.7 V标称供电电压：1.8 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：BALL
端子节距：0.5 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：12 mm
uPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHERBase Number Matches：1

ADSP-BF526KBCZ-4 数据手册

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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527  
controller to prioritize and control all system events. Conceptu-  
ally, interrupts from the peripherals enter into the SIC and are  
then routed directly into the general-purpose interrupts of the  
CEC.  
Table 2. Core Event Controller (CEC)  
Priority  
(0 is Highest) Event Class  
EVT Entry  
EMU  
0
Emulation/Test Control  
RESET  
Core Event Controller (CEC)  
1
RST  
The CEC supports nine general-purpose interrupts (IVG15–7),  
in addition to the dedicated interrupt and exception events. Of  
these general-purpose interrupts, the two lowest-priority  
interrupts (IVG15–14) are recommended to be reserved for  
software interrupt handlers, leaving seven prioritized interrupt  
inputs to support the peripherals of the processor. Table 2  
describes the inputs to the CEC, identifies their names in the  
event vector table (EVT), and lists their priorities.  
2
Nonmaskable Interrupt  
Exception  
NMI  
3
EVX  
4
Reserved  
—
5
Hardware Error  
IVHW  
IVTMR  
IVG7  
6
Core Timer  
7
General-Purpose Interrupt 7  
General-Purpose Interrupt 8  
General-Purpose Interrupt 9  
General-Purpose Interrupt 10  
General-Purpose Interrupt 11  
General-Purpose Interrupt 12  
General-Purpose Interrupt 13  
General-Purpose Interrupt 14  
General-Purpose Interrupt 15  
8
IVG8  
System Interrupt Controller (SIC)  
9
IVG9  
10  
11  
12  
13  
14  
15  
IVG10  
IVG11  
IVG12  
IVG13  
IVG14  
IVG15  
The system interrupt controller provides the mapping and rout-  
ing of events from the many peripheral interrupt sources to the  
prioritized general-purpose interrupt inputs of the CEC.  
Although the processor provides a default mapping, the user  
can alter the mappings and priorities of interrupt events by writ-  
ing the appropriate values into the interrupt assignment  
registers (SIC_IARx). Table 3 describes the inputs into the SIC  
and the default mappings into the CEC.  
Table 3. System Interrupt Controller (SIC)  
General Purpose  
Default  
Core Interrupt ID  
SIC Registers  
Peripheral Interrupt Event  
PLL Wakeup Interrupt  
DMA Error 0 (generic)  
DMAR0 Block Interrupt  
DMAR1 Block Interrupt  
DMAR0 Overflow Error  
DMAR1 Overflow Error  
PPI Error  
Interrupt (at RESET) Peripheral Interrupt ID  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG7  
IVG8  
IVG8  
IVG9  
IVG9  
IVG9  
IVG9  
IVG10  
IVG10  
IVG10  
IVG10  
IVG10  
IVG10  
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
2
2
2
2
3
3
3
3
3
3
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR0 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR1 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR2 IMASK0, ISR0, IWR0  
IAR3 IMASK0, ISR0, IWR0  
IAR3 IMASK0, ISR0, IWR0  
1
2
3
4
5
6
MAC Status  
7
SPORT0 Status  
8
SPORT1 Status  
9
Reserved  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
Reserved  
UART0 Status  
UART1 Status  
RTC  
DMA Channel 0 (PPI/NFC)  
DMA Channel 3 (SPORT0 RX)  
DMA Channel 4 (SPORT0 TX)  
DMA Channel 5 (SPORT1 RX)  
DMA Channel 6 (SPORT1 TX)  
TWI  
DMA Channel 7 (SPI)  
DMA Channel 8 (UART0 RX)  
DMA Channel 9 (UART0 TX)  
DMA Channel 10 (UART1 RX)  
DMA Channel 11 (UART1 TX)  
Rev. D  
|
Page 7 of 88 | July 2013  
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