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ADN2902XXX PDF预览

ADN2902XXX

更新时间： 2024-01-02 10:39:43
品牌 Logo 应用领域
亚德诺 - ADI ATM异步传输模式电信电信集成电路
页数 文件大小 规格书
16页 1322K
描述
IC TRANSCEIVER, PBGA186, FBGA-186, ATM/SONET/SDH IC

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ADN2902XXX 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：BGA包装说明：FBGA-186
针数：186Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.92
应用程序：ATM;SDH;SONETJESD-30 代码：S-PBGA-B186
JESD-609代码：e0长度：17 mm
功能数量：1端子数量：186
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装等效代码：BGA186,16X16,40封装形状：SQUARE
封装形式：GRID ARRAY峰值回流温度（摄氏度）：220
电源：3.3 V认证状态：Not Qualified
座面最大高度：2.06 mm子类别：ATM/SONET/SDH ICs
标称供电电压：3.3 V表面贴装：YES
电信集成电路类型：ATM/SONET/SDH TRANSCEIVER温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：30宽度：17 mm
Base Number Matches：1

ADN2902XXX 数据手册

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PRELIMINARY TECHNICAL DATA  
(TA = Tmin to Tmax, VDD = Vmin to Vmax, unless otherwise noted.)  
ADN2902–SPECIFICATIONS  
TRANSMITTER SPECIFICATIONS  
PARAMETER  
Conditions  
Min  
Typ  
Max  
Units  
Transmit Data Inputs  
(TxIN[15:0]_P, TxIN[15:0]_N)  
Data Frequency  
666  
400  
669  
600  
Mb/s  
mV  
Ω
Input Voltage Range1  
Input Resistance  
Timing  
LVDS, Differential  
Differential  
100  
Setup Time  
Hold Time  
ts-TxIN (See Figure 3)  
ts-TxIN (See Figure 3)  
200  
200  
ps  
ps  
Transmit Clock Inputs  
(TxCKIN_P/N)  
Clock Frequency  
Input Voltage Range1  
Input Resistance  
Duty Cycle  
666  
400  
669  
600  
Mb/s  
mV  
Ω
LVDS, Differential  
Differential  
100  
45  
55  
%
Transmit Data Outputs  
(TxOUT_P/N)  
Data Frequency  
Output Voltage Swing1  
S22  
10.66  
1300  
10.709  
2000  
Gb/s  
mV  
dB  
Differential  
tr, tf  
TBD  
30  
Timing  
Rise and Fall Time  
ps  
Transmit Clock Outputs  
(TxCKOUT_P/N)  
Clock Frequency  
Output Voltage Swing1  
Timing  
10.66  
660  
10.709  
1300  
GHz  
mV  
Differential  
Duty Cycle  
45  
55  
%
ps  
ps  
Rise and Fall Time  
TxCKOUT to TxOUT Output Delay  
Jitter  
tr, tf  
20  
20  
tTxCK-TxOUT (See Figure 4)  
Jitter Transfer Bandwidth  
Jitter Peaking  
Jitter Generation  
Note 2  
Note 2  
120  
.1  
.1  
kHz  
dB  
UIp-p  
.01  
UI rms  
Transmit Clock/16 Outputs  
(TxCLK_SRC_P, TxCLK_SRC_N)  
Clock Frequency  
666  
669  
Mb/s  
mV  
ps  
Output Voltage Swing1  
LVDS, differential  
400  
190  
Rise and Fall Time  
Note 2. Using an external jitter clean-up PLL with better than 120kHz loop BW and a VCO that meets the REFCLK specs on page 6 of the datasheet.  
–4–  
REV. PrA  
1234567...16

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