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ADM1067ACPZ

更新时间： 2024-01-12 05:53:48

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亚德诺 - ADI		/
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32页	510K
描述
Super Sequencer® with Open-Loop Margining DACs

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ADM1067ACPZ 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	HVQCCN, LCC40,.24SQ,20	针数：	40
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.8
可调阈值：	YES	模拟集成电路 - 其他类型：	POWER SUPPLY SUPPORT CIRCUIT
JESD-30 代码：	S-XQCC-N40	JESD-609代码：	e3
长度：	6 mm	湿度敏感等级：	3
信道数量：	10	功能数量：	1
端子数量：	40	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC40,.24SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	电源：	4.75 V
认证状态：	Not Qualified	座面最大高度：	1 mm
子类别：	Power Management Circuits	标称供电电压 (Vsup)：	4.75 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	6 mm
Base Number Matches：	1

ADM1067ACPZ 数据手册

ADM1067

Data Sheet

Parameter

Min

Typ

Max

Unit Test Conditions/Comments

INL

±±.ꢀ7 LSB

Endpoint corrected

DNL

Gain Error

±±.ꢁ

LSB

Maximum Load Current (Source)

Maximum Load Current (Sink)

Maximum Load Capacitance

Settling Time into 7± pF Load

Load Regulation

1±±

μA

μs

7±

2.7

6±

ꢁ±

Per mA

PSRR

1±± mV step in 2± ns with 7± pF load

REFERENCE OUTPUT

Reference Output Voltage

Load Regulation

2.±ꢁ3

2.±ꢁ8

−±.27

±.27

2.±73

No load

μF

Sourcing current, I_DACxMAX= −1±± μA

Sinking current, I_DACxMAX= 1±± μA

Capacitor required for decoupling, stability

Minimum Load Capacitance

PSRR

6±

PROGRAMMABLE DRIVER OUTPUTS

High Voltage Charge Pump Mode

(PDO1 to PDO6)

Output Impedance

V_OH

7±±

12.7

kΩ

1±.7

1ꢁ

13.7

I_OH= ± μA

I_OH= 1 μA

I_OUTAVG

2±

μA

2 V < V_OH< ꢀ V

Standard (Digital Output) Mode

(PDO1 to PDO1±)

V_OH

2.ꢁ

kΩ

V_PU(pull-up to VDDCAP or VPx) = 2.ꢀ V, I_OH= ±.7 mA

V_PUto VPx = 6.± V, I_OH= ± mA

V_PU≤ 2.ꢀ V, I_OH= ±.7 mA

ꢁ.7

V_PU− ±.3

V_OL

±.7±

2±

6±

I_OL= 2± mA

I_OL

Maximum sink current per PDOx pin

Maximum total sink for all PDOx pins

Internal pull-up

Current load on any VPx pull-ups, that is, total source

current available through any number of PDO pull-up

switches configured onto any one VPx pin

I_SINK

R_PULL-UP

I_SOURCE(VPx)²

2±

Three-State Output Leakage Current

Oscillator Frequency

1±

11±

μA

kHz

V_PDO= 1ꢁ.ꢁ V

All on-chip time delays derived from this clock

9±

2.±

−1

1±±

DIGITAL INPUTS (VXx, A±, A1, MUP, MDN)

Input High Voltage, V_IH

Input Low Voltage, V_IL

Input High Current, I_IH

Input Low Current, I_IL

Input Capacitance

Programmable Pull-Down Current,

I_PULL-DOWN

μA

Maximum V_IN= 7.7 V

V_IN= 7.7 V

±.8

V_IN= ± V

2±

VDDCAP = ꢁ.ꢀ7 V, T_A= 27°C, if known logic state is required

SERIAL BUS DIGITAL INPUTS (SDA, SCL)

Input High Voltage, V_IH

2.±

Input Low Voltage, V_IL

±.8

±.ꢁ

Output Low Voltage, V_OL

I_OUT= −3.± mA

Rev. E | Page 6 of 31

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