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Datasheet > 信号电路 > 锁相环或频率合成电路> ADF4113HVBCPZ-RL7
ADF4113HVBCPZ-RL7 PDF预览

ADF4113HVBCPZ-RL7

更新时间： 2024-01-26 08:02:38
品牌 Logo 应用领域
亚德诺 - ADI 信号电路锁相环或频率合成电路信息通信管理泵
页数 文件大小 规格书
20页 489K
描述
High Voltage Charge Pump, PLL Synthesizer

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ADF4113HVBCPZ-RL7 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC20,.16SQ,20针数：20
Reach Compliance Code：compliantECCN代码：5A991.B
HTS代码：8542.39.00.01风险等级：1.25
Is Samacsys：N其他特性：6-BIT SWALLOW COUNTER:0 TO 63
模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZERJESD-30 代码：S-XQCC-N20
JESD-609代码：e3长度：4 mm
湿度敏感等级：3功能数量：1
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC20,.16SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：0.8 mm
子类别：PLL or Frequency Synthesis Circuits最大供电电流 (Isup)：11 mA
最大供电电压 (Vsup)：5.5 V最小供电电压 (Vsup)：2.7 V
标称供电电压 (Vsup)：3 V表面贴装：YES
技术：BICMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：4 mm
Base Number Matches：1

ADF4113HVBCPZ-RL7 数据手册

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ADF4113HV  
SPECIFICATIONS  
AVDD = DVDD = 3 V 10ꢀ, 5 V 10ꢀꢁ 13.5 V < VP ≤ 16.5 Vꢁ AGND = DGND = CPGND = 0 Vꢁ RSET = 4.7 kΩꢁ dBm referred to 50 Ωꢁ  
TA = TMIN to TMAX, unless otherwise noted. Operating temperature range for B version: −40°C to +85°C.  
Table 1.  
Parameter  
B Version  
B Chips1  
Unit  
Test Conditions/Comments  
RF CHARACTERISTICS (3 V)  
RF Input Sensitivity  
RF Input Frequency  
Prescaler Output Frequency2  
RF CHARACTERISTICS (5 V)  
RF Input Sensitivity  
−15/0  
0.2/3.7  
165  
−15/0  
0.2/3.7  
165  
dBm min/max  
GHz min/max  
MHz max  
For lower frequencies, ensure SR > 130 V/μs  
−10/0  
0.2/3.7  
0.2/4.0  
200  
−10/0  
0.2/3.7  
0.2/4.0  
200  
dBm min/max  
GHz min/max  
GHz min/max  
MHz max  
RF Input Frequency  
For lower frequencies, ensure SR > 130 V/ꢀs  
Input level = −5 dBm  
Prescaler Output Frequency  
REFIN CHARACTERISTICS  
REFIN Input Frequency  
5/150  
0.4/AVDD  
1.0/AVDD  
10  
5/150  
0.4/AVDD  
1.0/AVDD  
10  
MHz min/max  
V p-p min/max  
V p-p min/max  
pF max  
ꢀA max  
MHz max  
For f < 5 MHz, ensure SR > 100 V/ꢀs  
AVDD = 3.3 V, biased at AVDD/23  
For f ≥ 10 MHz, AVDD = 5 V, biased at AVDD/23, 4  
Reference Input Sensitivity  
REFIN Input Capacitance  
REFIN Input Current  
PHASE DETECTOR FREQUENCY  
CHARGE PUMP  
100  
100  
5
5
ICP Sink/Source  
RSET = 4.7 kΩ  
High Value  
Low Value  
640  
80  
2.5  
3.9/10  
5
3
1.5  
2
640  
80  
2.5  
3.9/10  
5
3
1.5  
2
μA typ  
ꢀA typ  
% typ  
kΩ typ  
nA max  
% typ  
% typ  
% typ  
Absolute Accuracy  
RSET Range  
ICP Three-State Leakage Current  
Sink and Source Current Matching  
ICP vs. VCP  
1 V ≤ VCP ≤ VP – 1 V  
1 V ≤ VCP ≤ VP – 1 V  
VCP = VP/2  
ICP vs. Temperature  
LOGIC INPUTS  
VINH, Input High Voltage  
VINL, Input Low Voltage  
IINH/IINL, Input Current  
CIN, Input Capacitance  
LOGIC OUTPUTS  
VOH, Output High Voltage  
VOL, Output Low Voltage  
POWER SUPPLIES  
AVDD  
0.8 × DVDD  
0.2 × DVDD  
1
10  
0.8 × DVDD  
0.2 × DVDD  
1
10  
V min  
V max  
ꢀA max  
pF max  
DVDD − 0.4  
0.4  
DVDD − 0.4  
0.4  
V min  
V max  
IOH = 500 ꢀA  
IOL = 500 ꢀA  
2.7/5.5  
AVDD  
13.5/16.5  
16  
0.25  
1
2.7/5.5  
AVDD  
13.5/16.5  
11  
0.25  
1
V min/V max  
DVDD  
VP  
IDD5 (AIDD + DIDD)  
V min/V max  
mA max  
mA max  
ꢀA typ  
11 mA typical  
TA = 25°C  
IP  
Low Power Sleep Mode  
NOISE CHARACTERISTICS  
Normalized Phase Noise Floor6  
−212  
−212  
dBc/Hz typ  
1 The B chip specifications are given as typical values.  
2 This is the maximum operating frequency of the CMOS counters. The prescaler value should be chosen to ensure that the RF input is divided down to a frequency that  
is less than this value.  
3 AC coupling ensures AVDD/2 bias.  
4 Guaranteed by characterization.  
5 TA = 25oC; AVDD = DVDD = 5.5 V; P = 16; RFIN = 900 MHz.  
6 The synthesizer phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO, PNTOT, and subtracting 20logN (where N is the N divider  
value) and 10logfPFD: PNSYNTH = PNTOT − 10logfPFD − 20logN.  
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