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ADDI7100BCPZ

更新时间： 2024-01-09 13:40:01

品牌	Logo	应用领域
亚德诺 - ADI		消费电路商用集成电路 PC
页数	文件大小	规格书
20页	364K
描述
Complete, 12-Bit, 45 MHz CCD Signal Processor

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ADDI7100BCPZ 技术参数

Source Url Status Check Date：	2013-05-01 14:56:35.125	是否无铅：	含铅
是否Rohs认证：	符合	生命周期：	Contact Manufacturer
零件包装代码：	QFN	包装说明：	HVQCCN,
针数：	32	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.39.00.01
风险等级：	5.11	Is Samacsys：	N
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-XQCC-N32
JESD-609代码：	e3	长度：	5 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	32	最高工作温度：	85 °C
最低工作温度：	-25 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2.7 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	5 mm
Base Number Matches：	1

ADDI7100BCPZ 数据手册

ADDI7100

TIMING SPECIFICATIONS

C_L= 20 pF, f_SAMP= 45 MHz, unless otherwise noted. See Figure 3, Figure 4, and Figure 16.

Table 4.

Parameter

Symbol

Min

Typ

Max

Unit

SAMPLE CLOCKS

DATACLK, SHP, SHD Clock Period

DATACLK High/Low Pulse Width

SHP Pulse Width

SHD Pulse Width

CLPOB Pulse Width¹

SHP Rising Edge to SHD Falling Edge

SHP Rising Edge to SHD Rising Edge

SHD Rising Edge to SHP Rising Edge

SHD Rising Edge to SHP Falling Edge

Internal Clock Delay

t_CONV

t_ADC

t_SHP

Pixels

5.5

t_SHD

t_S3

t_S1

t_S2

t_S4

t_ID

t_CONV− t_S2

t_CONV− t_S1

DATA OUTPUTS

Output Delay

Pipeline Delay

t_OD

Cycles

SERIAL INTERFACE

Maximum SCK Frequency (Must Not Exceed Pixel Rate)

SL to SCK Setup Time

SCK to SL Hold Time

SDATA Valid to SCK Rising Edge Setup

SCK Rising Edge to SDATA Valid Hold

f_SCLK

t_LS

t_LH

t_DS

t_DH

MHz

¹Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve low noise clamp performance.

Timing Diagrams

CCD

SIGNAL

(CCDIN)

PIXEL N

PIXEL

N + 1

PIXEL

N + 2

PIXEL

N + 14

PIXEL

N + 15

t_ID

SHP

t_S4

t_S2

t_S3

t_S1

t_CONV

SHD

DATACLK

t_OD

N – 15

OUTPUT

DATA

N – 14

N – 13

N – 1

NOTES

1. RECOMMENDED PLACEMENT FOR DATACLK RISING (ACTIVE) EDGE IS NEAR THE SHP OR SHD RISING

(ACTIVE) EDGE. THE BEST LOCATION FOR LOWEST NOISE WILL BE SYSTEM DEPENDENT.

2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.

Figure 3. CCD Sampling Timing (Default Polarity Settings)

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