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ADAU1462WBCPZ300

更新时间： 2024-01-17 02:45:51

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亚德诺 - ADI		商用集成电路
页数	文件大小	规格书
202页	9593K
描述
SigmaDSP Compact Digital Audio Processor

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ADAU1462WBCPZ300 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	HVQCCN,
针数：	72	Reach Compliance Code：	compliant
风险等级：	5.6	Samacsys Description：	SigmaDSP Digital Audio Processor
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-XQCC-N72
长度：	10 mm	湿度敏感等级：	3
功能数量：	1	端子数量：	72
最高工作温度：	105 °C	最低工作温度：	-40 °C
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	座面最大高度：	1 mm
最大供电电压 (Vsup)：	1.26 V	最小供电电压 (Vsup)：	1.14 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	10 mm

ADAU1462WBCPZ300 数据手册

ADAU1462/ADAU1466

Data Sheet

AVDD = 3.3 V 10%, DVDD = 1.2 V 5%, PVDD = 3.3 V 10%, IOVDD = 1.8 V − 5% to 3.3 V + 10%, T_A= −40°C to +105°C,

master clock input = 12.288 MHz, f_CORE= 294.912 MHz, I/O pins set to low drive setting, unless otherwise noted.

Table 3.

Parameter

Min

Typ

Max

Unit Test Conditions/Comments

POWER

Supply Voltage

Analog Voltage (AVDD)

Digital Voltage (DVDD)

2.97

1.14

3.3

1.2

3.63

1.26

Supply for analog circuitry, including auxiliary ADC

Supply for digital circuitry, including the DSP core, ASRCs, and

signal routing

PLL Voltage (PVDD)

IOVDD Voltage (IOVDD)

2.97

1.71

3.3

3.63

Supply for PLL circuitry

Supply for input/output circuitry, including pads and level

shifters

Supply Current

Analog Current (AVDD)

Idle State

Reset State

PLL Current (PVDD)

Idle State

1.36

1.0

8.3

18.4

1.66

1.1

10.2

18.7

µA

12.288 MHz master clock; default PLL settings

Power applied, PLL not configured

Power applied, RESET held low

Reset State

I/O Current (IOVDD)

Dependent on the number of active serial ports, clock pins,

and characteristics of external loads

Operation State

4.1

IOVDD = 3.3 V; all serial ports are clock masters

IOVDD = 1.8 V; all serial ports are clock masters

IOVDD = 1.8 V − 5% to 3.3 V + 10%

Power-Down State

Digital Current (DVDD)¹

ADAU1466 Operation State

Maximum Program

4.3

485

330

920

Typical Program

Test program includes 16-channel I/O, 10-band EQ per channel,

all ASRCs active

Minimal Program

213

Test program includes 2-channel I/O, 10-band EQ per

channel

ADAU1462 Operation State

f_CORE= 294.912 MHz

Maximum Program

Typical Program

485

330

920

Test program includes 16-channel I/O, 10-band EQ per

channel, all ASRCs active

Minimal Program

Idle State

Reset State

213

15.7

Test program includes 2-channel I/O, 10-band EQ per channel

5.9

559

ASYNCHRONOUS SAMPLE RATE CONVERTERS

Dynamic Range

139

A-weighted, 20 Hz to 20 kHz

I/O Sample Rate

192

kHz

I/O Sample Rate Ratio

THD + N

CRYSTAL OSCILLATOR

Transconductance

REGULATOR

1:8

7.75:1

−120

8.1

10.6

1.2

14.6

DVDD Voltage

1.14

Regulator maintains typical output voltage up to a maximum

800 mA load; IOVDD = 1.8 V − 5% to 3.3 V + 10%

¹Guaranteed by lab characterization.

Rev. B | Page 6 of 202

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