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ADAU1462WBCPZ150RL

更新时间： 2024-01-22 02:47:18
品牌 Logo 应用领域
亚德诺 - ADI 商用集成电路
页数 文件大小 规格书
202页 10165K
描述
SigmaDSP Digital Audio Processor

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ADAU1462WBCPZ150RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
针数：72Reach Compliance Code：compliant
风险等级：5.58商用集成电路类型：CONSUMER CIRCUIT
JESD-30 代码：S-XQCC-N72长度：10 mm
湿度敏感等级：3功能数量：1
端子数量：72最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
座面最大高度：1 mm最大供电电压 (Vsup)：1.26 V
最小供电电压 (Vsup)：1.14 V表面贴装：YES
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：10 mm
Base Number Matches：1

ADAU1462WBCPZ150RL 数据手册

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Data Sheet  
ADAU1462/ADAU1466  
SPECIFICATIONS  
AVDD = 3.3 V 10%, DVDD = 1.2 V 5%, PVDD = 3.3 V 10%, IOVDD = 1.8 V − 5% to 3.3 V + 10%, TA = 25°C, master clock input =  
12.288 MHz, core clock (fCORE) = 294.912 MHz, I/O pins set to low drive setting, unless otherwise noted.  
Table 2.  
Parameter  
Min Typ Max  
Unit Test Conditions/Comments  
POWER  
Supply Voltage  
Analog Voltage (AVDD)  
Digital Voltage (DVDD)  
2.97 3.3  
1.14 1.2  
3.63  
1.26  
V
V
Supply for analog circuitry, including auxiliary ADC  
Supply for digital circuitry, including the DSP core, ASRCs,  
and signal routing  
PLL Voltage (PVDD)  
I/O Supply Voltage (IOVDD)  
2.97 3.3  
1.71 3.3  
3.63  
3.63  
V
V
Supply for PLL circuitry  
Supply for input/output circuitry, including pads and level  
shifters  
Supply Current  
Analog Current (AVDD)  
Idle State  
1.36 1.66  
1.00 1.10 40  
1.00 1.10 40  
2
mA  
μA  
μA  
mA  
μA  
μA  
Power applied, chip not programmed  
Power applied, RESET held low  
Reset State  
PLL Current (PVDD)  
Idle State  
Reset State  
8.3  
10.1 12.9  
12.288 MHz MCLK with default PLL settings  
Power applied, PLL not configured  
Power applied, RESET held low  
18.3 18.7 40  
18.3 18.7 40  
I/O Current (IOVDD)  
Dependent on the number of active serial ports, clock pins,  
and characteristics of external loads  
Operation State  
53  
22  
4.1  
mA  
mA  
mA  
IOVDD = 3.3 V; all serial ports are clock masters  
IOVDD = 1.8 V; all serial ports are clock masters  
IOVDD = 1.8 V − 5% to 3.3 V + 10%  
Power-Down State  
Digital Current (DVDD)  
ADAU1466 Operation State  
Maximum Program  
4.2  
233 495  
220  
mA  
mA  
Typical Program  
Test program includes 16-channel I/O, 10-band equalizer (EQ)  
per channel, all ASRCs active  
Minimal Program  
ADAU1462 Operation State  
fCORE = 294.912 MHz  
Maximum Program  
Typical Program  
213  
mA  
Test program includes 2-channel I/O, 10-band EQ per channel  
233 495  
220  
mA  
mA  
Test program includes 16-channel I/O, 10-band EQ per channel,  
all ASRCs active  
Minimal Program  
fCORE = 147.456 MHz  
Maximum Program  
Typical Program  
213  
mA  
Test program includes 2-channel I/O, 10-band EQ per channel  
170 455  
135  
110  
mA  
mA  
mA  
Test program includes 16-channel I/O, 10-band EQ per channel  
Test program includes 2-channel I/O, 10-band EQ per channel  
Minimal Program  
Idle State  
Reset State  
18.3 18.7 19.9  
18.3 18.7 19.9  
mA  
mA  
Power applied, DSP not enabled  
Power applied, RESET held low  
ASYNCHRONOUS SAMPLE RATE CONVERTERS  
Dynamic Range  
139  
dB  
A-weighted, 20 Hz to 20 kHz  
I/O Sample Rate  
6
192  
kHz  
I/O Sample Rate Ratio  
Total Harmonic Distortion + Noise (THD + N)  
CRYSTAL OSCILLATOR  
Transconductance  
REGULATOR  
DVDD Voltage  
1:8  
7.75:1  
−120  
dB  
mS  
V
8.3  
10.6 13.4  
1.14 1.2  
Regulator maintains typical output voltage up to a maximum  
800 mA load; IOVDD = 1.8 V − 5% to 3.3 V + 10%  
Rev. C | Page 5 of 202  
 
12345678...202

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