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AD9816JS

更新时间： 2024-01-16 13:01:42
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亚德诺 - ADI 电信集成电路电信电路
页数 文件大小 规格书
16页 174K
描述
Complete 12-Bit 6 MSPS CCD/CIS Signal Processor

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AD9816JS 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFP
包装说明：QFP,针数：44
Reach Compliance Code：unknown风险等级：5.73
JESD-30 代码：S-PQFP-G44JESD-609代码：e0
长度：10 mm湿度敏感等级：NOT SPECIFIED
功能数量：1端子数量：44
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装形状：SQUARE封装形式：FLATPACK
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：COMMERCIAL
座面最大高度：2.45 mm标称供电电压：5 V
表面贴装：YES技术：CMOS
电信集成电路类型：TELECOM CIRCUIT温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：10 mm
Base Number Matches：1

AD9816JS 数据手册

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AD9816  
(TMIN to TMAX with AVDD = +5.0 V, DVDD = +5.0 V, DRVDD = +5.0 V, fADCCLK = 6 MHz,  
fCDSCLK1 = 2 MHz, fCDSCLK2 = 2 MHz, CL = 10 pF unless otherwise noted)  
DIGITAL SPECIFICATIONS  
Parameter  
Symbol  
Min  
Typ  
Max  
Units  
LOGIC INPUTS  
High Level Input Voltage  
Low Level Input Voltage  
High Level Input Current  
Low Level Input Current  
Input Capacitance  
VIH  
VIL  
IIH  
IIL  
CIN  
3.5  
V
V
µA  
µA  
pF  
1.0  
10  
10  
10  
LOGIC OUTPUTS  
High Level Output Voltage  
Low Level Output Voltage  
High Level Output Current  
Low Level Output Current  
VOH  
VOL  
IOH  
IOL  
4.5  
V
V
µA  
µA  
0.1  
50  
50  
Specifications subject to change without notice.  
(TMIN to TMAX with DVDD = +5.0 V, DRVDD = +5.0 V)  
TIMING SPECIFICATIONS  
Parameter  
Symbol  
Min  
Typ  
Max  
Units  
CLOCK PARAMETERS  
3-Channel Conversion Rate  
1-Channel Conversion Rate  
ADCCLK Pulsewidth  
CDSCLK1 Pulsewidth  
tCRA  
tCRB  
tADCLK  
tC1  
500  
160  
80  
20  
60  
5
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
CDSCLK2 Pulsewidth  
tC2  
2 tADCLK – 30  
CDSCLK1 Falling to CDSCLK2 Rising  
ADCCLK Falling to CDSCLK2 Rising  
CDSCLK2 Falling to ADCCLK Falling  
CDSCLK2 Falling to CDSCLK1 Rising  
Aperture Delay for CDS Clocks  
tC1C2  
tADC2  
tC2AD  
tC2C1  
tAD  
0
30  
10  
10  
SERIAL INTERFACE  
Maximum SCLK Frequency  
SLOAD to SCLK Set-Up Time  
SCLK to SLOAD Hold Time  
SDATA to SCLK Rising Set-Up Time  
SCLK Rising to SDATA Hold Time  
SCLK Falling to SDATA Valid  
fSCLK  
tLS  
tLH  
tDS  
tDH  
tRDV  
10  
10  
10  
10  
10  
10  
MHz  
ns  
ns  
ns  
ns  
ns  
DATA OUTPUT  
Output Delay  
tOD  
tDV  
tHZ  
13  
15  
5
ns  
ns  
ns  
3-State to Data Valid  
Output Enable High to 3-State  
Latency (Pipeline Delay)  
3 (Fixed)  
ADCCLK Cycles  
REV. A  
–3–  
1234567...16

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型号 品牌 获取价格 描述 数据表
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