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AD9806KST

更新时间： 2024-02-04 07:38:24

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亚德诺 - ADI		/
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12页	134K
描述
Complete 10-Bit 18 MSPS CCD Signal Processor

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AD9806KST 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	PLASTIC, LQFP-48	针数：	48
Reach Compliance Code：	unknown	风险等级：	5.82
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	48	最高工作温度：	85 °C
最低工作温度：	-20 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2.7 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	7 mm

AD9806KST 数据手册

AD9806

CCD-MODE SPECIFICATIONS

(T_MINto T_MAX, AVDD = DVDD = 3.0 V, f_ADCCLK= f_SHP= f_SHD= 18 MHz, unless otherwise noted.)

Parameter

Min

Typ

Max

Unit

POWER CONSUMPTION

V_DD= 2.7

_DD= 3.0

V_DD= 3.3

MAXIMUM CLOCK RATE

MHz

CDS

Gain

500

mV p-p

Allowable CCD Reset Transient¹

Max Input Range before Saturation¹

1000

PGA

Gain Control Resolution

Gain Range (See Figure 5a for Gain Curve)

Low Gain (Code 95)²

Max Gain (1023)²

Bits

–1

BLACK LEVEL CLAMP

Clamp Level (Selected through Serial Interface E-Reg)

CLP0 (E-Reg 00)

LSB

CLP1 (E-Reg 01)

CLP2 (E-Reg 10)

CLP3 (E-Reg 11)

SIGNAL-TO-NOISE RATIO³(@ Low PGA Gain)

TIMING SPECIFICATIONS⁴

Pipeline Delay

Cycles

Internal Clock Delay⁵(t_ID)

Inhibited Clock Period (t_INHIBIT

Output Delay (t_OD

Output Hold Time (t_HOLD

)

14.5

)

ADCCLK, SHP, SHD Clock Period

ADCCLK High-Level/Low-Level

SHP, SHD Minimum Pulsewidth

SHP Rising Edge to SHD Rising Edge

55.6

NOTES

¹Input signal characteristics defined as follows:

500mV TYP

RESET

TRANSIENT

1V MAX

200mV MAX

OPTICAL

INPUT

SIGNAL RANGE

BLACK PIXEL

²Use equations on page 8 to calculate gain.

³SNR = 20 log₁₀(Full-Scale Voltage/RMS Output Noise).

⁴20 pF loading; timing shown in Figure 1.

⁵Internal aperture delay for actual sampling edge.

Specifications subject to change without notice.

–3–

REV. 0

1 234 5 6 7...12

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