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AD9806KST

更新时间： 2024-01-14 01:55:00

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亚德诺 - ADI		/
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12页	134K
描述
Complete 10-Bit 18 MSPS CCD Signal Processor

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AD9806KST 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFP
包装说明：	PLASTIC, LQFP-48	针数：	48
Reach Compliance Code：	unknown	风险等级：	5.82
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G48
JESD-609代码：	e3	长度：	7 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	48	最高工作温度：	85 °C
最低工作温度：	-20 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LFQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	260
认证状态：	COMMERCIAL	座面最大高度：	1.6 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	2.7 V
表面贴装：	YES	温度等级：	OTHER
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	7 mm

AD9806KST 数据手册

AD9806–SPECIFICATIONS

(T_MINto T_MAX, AVDD = DVDD = 3.0 V, f_ADCCLK= 18 MHz, unless otherwise noted.)

GENERAL SPECIFICATIONS

Parameter

Min

Typ

Max

Unit

TEMPERATURE RANGE

Operating

Storage

–20

–65

+85

+150

°C

POWER SUPPLY VOLTAGE

(For Functional Operation)

Analog, Digital, Digital Driver

2.7

3.6

POWER CONSUMPTION

(Selected through Serial Interface D-Reg)

Normal Operation (D-Reg 00)

High-Speed AUX Mode (D-Reg 01)

Reference Standby (D-Reg 10)

(Specified Under Each Mode of Operation)

(Specified Under AUX-Mode)

Total Shut-Down Mode (D-Reg 11)

MAXIMUM CLOCK RATE

(Specified Under Each Mode of Operation)

MHz

A/D CONVERTER

Resolution

Differential Nonlinearity (DNL)

No Missing Codes

Bits

LSB

0.5

GUARANTEED

1.0

Full-Scale Input Voltage

VOLTAGE REFERENCE

Reference Top Voltage (VRT)

Reference Bottom Voltage (VRB)

2.0

1.0

Specifications subject to change without notice.

DIGITAL SPECIFICATIONS ^{(DRVDD = 2.7 V, C}_L^{= 20 pF.)}

Parameter

Symbol

Min

Typ

Max

Unit

LOGIC INPUTS

High Level Input Voltage

Low Level Input Voltage

High Level Input Current

Low Level Input Current

Input Capacitance

V_IH

V_IL

I_IH

I_IL

C_IN

2.1

µA

0.6

LOGIC OUTPUTS

High Level Output Voltage (I_OH= 2 mA)

Low Level Output Voltage (I_OL= 2 mA)

V_OH

V_OL

2.2

0.5

SERIAL INTERFACE TIMING (Figure 7)

Maximum SCLK Frequency

SDATA to SCLK Setup

SCLK to SDATA Hold

SLOAD to SCLK Setup

MHz

t_DS

t_DH

t_LS

SCLK to SLOAD Hold

t_LH

Specifications subject to change without notice.

–2–

REV. 0

123 4 5 6 7...12

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