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AD9553BCPZ-REEL7

更新时间： 2024-02-07 09:46:46
品牌 Logo 应用领域
亚德诺 - ADI 以太网时钟
页数 文件大小 规格书
44页 679K
描述
Flexible Clock Translator for GPON, Base Station, SONET/SDH, T1/E1, and Ethernet

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AD9553BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.27
应用程序：SONET;SDHJESD-30 代码：S-XQCC-N32
JESD-609代码：e3长度：5 mm
湿度敏感等级：1功能数量：1
端子数量：32最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC32,.2SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：0.8 mm
子类别：Other Telecom ICs最大压摆率：0.185 mA
标称供电电压：3.3 V表面贴装：YES
技术：CMOS电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：5 mm

AD9553BCPZ-REEL7 数据手册

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AD9553  
RESET PIN  
Table 4.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
INPUT CHARACTERISTICS1  
Input Voltage High, VIH  
Input Voltage Low, VIL  
Input Current High, IINH  
Input Current Low, IINL  
MINIMUM PULSE WIDTH LOW  
1.96  
V
V
μA  
μA  
μs  
0.85  
12.5  
43  
0.3  
31  
150  
Tested with an active source driving the RESET pin.  
1
RESET  
The  
pin has a 100 kΩ internal pull-up resistor.  
REFERENCE CLOCK INPUT CHARACTERISTICS  
Table 5.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DIFFERENTIAL INPUT  
Input Frequency Range  
0.008  
250  
710  
MHz  
MHz  
Assumes minimum LVDS input level and requires  
bypassing of the /5 divider and 2× multiplier.  
Common-Mode Internally Generated  
Input Voltage  
Differential Input Voltage Sensitivity  
613  
250  
692  
769  
mV  
Use ac coupling to preserve the internal dc bias of the  
differential input.  
mV p-p Capacitive coupling required; can accommodate single-  
ended input by ac grounding unused input; the  
instantaneous voltage on either pin must not exceed the  
3.3 V dc supply rails.  
Differential Input Resistance  
Differential Input Capacitance  
Duty Cycle  
5
3
kΩ  
pF  
Pulse width high and pulse width low establish the  
bounds for duty cycle.  
Pulse Width Low  
Pulse Width High  
Pulse Width Low  
1.6  
1.6  
0.64  
0.64  
ns  
ns  
ns  
ns  
Up to 250 MHz.  
Up to 250 MHz.  
Beyond 250 MHz, up to 710 MHz.  
Beyond 250 MHz, up to 710 MHz.  
Pulse Width High  
CMOS SINGLE-ENDED INPUT  
Input Frequency Range  
Input High Voltage1  
Input Low Voltage1  
Input High Current  
Input Low Current  
Input Capacitance  
Duty Cycle  
0.008  
1.05  
200  
MHz  
V
V
μA  
μA  
pF  
0.98  
0.04  
0.03  
3
Pulse width high and pulse width low establish the  
bounds for duty cycle.  
Pulse Width Low  
Pulse Width High  
2
2
ns  
ns  
2× FREQUENCY MULTIPLIER  
125  
MHz  
To avoid excessive reference spurs, the 2× multiplier  
requires 48% to 52% duty cycle. Reference clock input  
frequencies greater than 125 MHz require the use of the  
/5 divider.  
1The single-ended CMOS input is 3.3 V compatible. In the case of ac-coupling, the user must bias the input at 1.0 V dc.  
Rev. 0 | Page 4 of 44  
 
 
1234567...44

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