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AD9518-4BCPZ-REEL7

更新时间： 2024-01-29 17:46:45

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亚德诺 - ADI		驱动逻辑集成电路
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64页	757K
描述
6-Output Clock Generator with Integrated 1.6 GHz VCO

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AD9518-4BCPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	QFN
包装说明：	HVQCCN, LCC48,.27SQ,20	针数：	48
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.75
系列：	9518	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N48	JESD-609代码：	e3
长度：	7 mm	逻辑集成电路类型：	CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	48
实输出次数：	6	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC48,.27SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	电源：	3.3 V
Prop。Delay @ Nom-Sup：	1.18 ns	传播延迟（tpd）：	1.18 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.22 ns
座面最大高度：	1 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7 mm	最小 fmax：	2950 MHz
Base Number Matches：	1

AD9518-4BCPZ-REEL7 数据手册

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AD9518-4

CLOCK INPUTS

Table 3.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

CLOCK INPUTS (CLK, CLK)

Input Frequency

Differential input

0¹

2.4

1.6

GHz

High frequency distribution (VCO divider)

Distribution only (VCO divider bypassed)

Input Sensitivity, Differential

Input Level, Differential

150

mV p-p Measured at 2.4 GHz; jitter performance is

improved with slew rates > 1 V/ns

V p-p

Larger voltage swings may turn on the

protection diodes and may degrade jitter

performance

Input Common-Mode Voltage, V_CM

Input Common-Mode Range, V_CMR

Input Sensitivity, Single-Ended

Input Resistance

1.3

1.57

1.8

Self-biased; enables ac coupling

With 200 mV p-p signal applied; dc-coupled

150

4.7

mV p-p CLK ac-coupled; CLK ac-bypassed to RF ground

3.9

5.7

kΩ

Self-biased

Input Capacitance

¹Below about 1 MHz, the input should be dc-coupled. Care should be taken to match V_CM

CLOCK OUTPUTS

Table 4.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

Termination = 50 Ω to V_S− 2 V

Differential (OUT, OUT)

LVPECL CLOCK OUTPUTS

OUT0, OUT1, OUT2, OUT3, OUT4, OUT5

Output Frequency, Maximum

Output High Voltage (V_OH)

Output Low Voltage (V_OL)

Output Differential Voltage (V_OD)

2950

MHz

Using direct to output; see Figure 16

V_S− 1.12 V_S− 0.98 V_S− 0.84

V_S− 2.03 V_S− 1.77 V_S− 1.49

550

790

980

TIMING CHARACTERISTICS

Table 5.

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

LVPECL

Output Rise Time, t_RP

Output Fall Time, t_FP

Termination = 50 Ω to V_S− 2 V; level = 810 mV

20% to 80%, measured differentially

80% to 20%, measured differentially

180

PROPAGATION DELAY, t_PECL, CLK-TO-LVPECL

OUTPUT

High Frequency Clock Distribution

Configuration

Clock Distribution Configuration

835

773

995

1180

1090

See Figure 27

See Figure 29

933

0.8

ps/°C

Variation with Temperature

OUTPUT SKEW, LVPECL OUTPUTS¹

LVPECL Outputs That Share the Same Divider

LVPECL Outputs on Different Dividers

All LVPECL Outputs Across Multiple Parts

220

¹This is the difference between any two similar delay paths while operating at the same voltage and temperature.

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