Datasheet > 逻辑 > 时钟驱动器> AD9516-2BCPZ-REEL7

AD9516-2BCPZ-REEL7

更新时间： 2024-02-09 14:34:03

品牌	Logo	应用领域
亚德诺 - ADI		时钟驱动器时钟发生器逻辑集成电路
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84页	940K
描述
14-Output Clock Generator with Integrated 2.2 GHz VCO

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AD9516-2BCPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC64,.35SQ,20	针数：	64
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.43
系列：	9516	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N64	JESD-609代码：	e3
长度：	9 mm	逻辑集成电路类型：	CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	64
实输出次数：	10	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装等效代码：	LCC64,.35SQ,20	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	3.3 V	Prop。Delay @ Nom-Sup：	1.18 ns
传播延迟（tpd）：	2.6 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.675 ns	座面最大高度：	1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	9 mm
最小 fmax：	2950 MHz	Base Number Matches：	1

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AD9516-2

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

CMOS CLOCK OUTPUTS

OUT6A, OUT6B, OUT7A, OUT7B, OUT8A,

OUT8B, OUT9A, OUT9B

Single-ended; termination = 10 pF

Output Frequency

Output Voltage High (V_OH)

Output Voltage Low (V_OL)

250

0.1

MHz

see Figure 27

@ 1 mA load

V_S− 0.1

TIMING CHARACTERISTICS

Table 5.

Parameter

Min Typ

Max

Unit

Test Conditions/Comments

LVPECL

Output Rise Time, t_RP

Output Fall Time, t_FP

Termination = 50 Ω to V_S− 2 V; level = 810 mV

20% to 80%, measured differentially

80% to 20%, measured differentially

180

PROPAGATION DELAY, t_PECL, CLK-TO-LVPECL OUTPUT

High Frequency Clock Distribution Configuration

Clock Distribution Configuration

Variation with Temperature

OUTPUT SKEW, LVPECL OUTPUTS¹

LVPECL Outputs That Share the Same Divider

LVPECL Outputs on Different Dividers

All LVPECL Outputs Across Multiple Parts

LVDS

835

773

995

933

0.8

1180 ps

1090 ps

See Figure 42

See Figure 44

ps/°C

220

Termination = 100 Ω differential; 3.5 mA

20% to 80%, measured differentially²

Delay off on all outputs

Output Rise Time, t_RL

Output Fall Time, t_FL

170

160

350

PROPAGATION DELAY, t_LVDS, CLK-TO-LVDS OUTPUT

OUT6, OUT7, OUT8, OUT9

For All Divide Values

1.4

1.8

2.1

Variation with Temperature

OUTPUT SKEW, LVDS OUTPUTS¹

LVDS Outputs That Share the Same Divider

LVDS Outputs on Different Dividers

All LVDS Outputs Across Multiple Parts

CMOS

1.25

ps/°C

Delay off on all outputs

150

430

Termination = open

20% to 80%; C_LOAD= 10 pF

80% to 20%; C_LOAD= 10 pF

Fine delay off

Output Rise Time, t_RC

Output Fall Time, t_FC

495

475

1000 ps

985

PROPAGATION DELAY, t_CMOS, CLK-TO-CMOS OUTPUT

For All Divide Values

1.6

2.1

2.6

ps/°C

Variation with Temperature

OUTPUT SKEW, CMOS OUTPUTS¹

CMOS Outputs That Share the Same Divider

All CMOS Outputs on Different Dividers

All CMOS Outputs Across Multiple Parts

DELAY ADJUST³

Shortest Delay Range⁴

Zero Scale

Full Scale

Longest Delay Range⁴

Fine delay off

180

675

LVDS and CMOS

0xA1 (0xA4) (0xA7) (0xAA) <5:0> 101111b

0xA2 (0xA5) (0xA8) (0xAB) <5:0> 000000b

0xA2 (0xA5) (0xA8) (0xAB) <5:0> 101111b

0xA1 (0xA4) (0xA7) (0xAA) <5:0> 000000b

0xA2 (0xA5) (0xA8) (0xAB) <5:0> 000000b

0xA2 (0xA5) (0xA8) (0xAB) <5:0> 001100b

0xA2 (0xA5) (0xA8) (0xAB) <5:0> 101111b

540

315

880

680

1180 ps

Zero Scale

Quarter Scale

Full Scale

200

570

1.72 2.31

5.7 8.0

950

2.89

10.1

Rev. 0 | Page 7 of 84

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