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Datasheet > 逻辑 > 时钟驱动器> AD9516-0BCPZ
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AD9516-0BCPZ

更新时间： 2024-02-16 00:05:35
品牌 Logo 应用领域
亚德诺 - ADI 时钟驱动器时钟发生器逻辑集成电路
页数 文件大小 规格书
84页 1918K
描述
14-Output Clock Generator with Integrated 2.8 GHz VCO

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AD9516-0BCPZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：unknown风险等级：5.68
系列：9516输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：64
实输出次数：10最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260传播延迟（tpd）：2.6 ns
认证状态：COMMERCIALSame Edge Skew-Max（tskwd）：0.675 ns
座面最大高度：1 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
最小 fmax：2950 MHzBase Number Matches：1

AD9516-0BCPZ 数据手册

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AD9516-0  
Parameter  
PLL DIGITAL LOCK DETECT WINDOW2  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Signal available at LD, STATUS, and REFMON pins  
when selected by appropriate register settings  
Required to Lock (Coincidence of Edges)  
Low Range (ABP 1.3 ns, 2.9 ns)  
High Range (ABP 1.3 ns, 2.9 ns)  
High Range (ABP 6 ns)  
Selected by 0x17<1:0> and 0x18<4>  
0x17<1:0> = 00b, 01b,11b; 0x18<4> = 1b  
0x17<1:0> = 00b, 01b, 11b; 0x18<4> = 0b  
0x17<1:0> = 10b; 0x18<4> = 0b  
3.5  
7.5  
3.5  
ns  
ns  
ns  
To Unlock After Lock (Hysteresis)2  
Low Range (ABP 1.3 ns, 2.9 ns)  
High Range (ABP 1.3 ns, 2.9 ns)  
High Range (ABP 6 ns)  
7
15  
11  
ns  
ns  
ns  
0x17<1:0> = 00b, 01b, 11b; 0x18<4> = 1b  
0x17<1:0> = 00b, 01b, 11b; 0x18<4> = 0b  
0x17<1:0> = 10b; 0x18<4> = 0b  
1
REFIN  
REFIN and  
self-bias points are offset slightly to avoid chatter on an open input condition.  
2 For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.  
CLOCK INPUTS  
Table 3.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
CLOCK INPUTS (CLK, CLK)  
Input Frequency  
Differential input  
01  
01  
2.4  
1.6  
GHz  
GHz  
High frequency distribution (VCO divider)  
Distribution only (VCO divider bypassed)  
Input Sensitivity, Differential  
Input Level, Differential  
150  
mV p-p  
Measured at 2.4 GHz. Jitter performance is improved  
with slew rates > 1 V/ns  
Larger voltage swings may turn on the protection  
diodes and can degrade jitter performance  
2
V p-p  
Input Common-Mode Voltage, VCM  
Input Common-Mode Range, VCMR  
Input Sensitivity, Single-Ended  
Input Resistance  
1.3  
1.3  
1.57  
1.8  
1.8  
V
V
Self-biased; enables ac coupling  
With 200 mV p-p signal applied; dc-coupled  
CLK ac-coupled; CLK ac-bypassed to RF ground  
Self-biased  
150  
4.7  
2
mV p-p  
kΩ  
pF  
3.9  
5.7  
Input Capacitance  
1 Below about 1 MHz, the input should be dc-coupled. Care should be taken to match VCM  
.
CLOCK OUTPUTS  
Table 4.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Termination = 50 Ω to VS − 2 V  
Differential (OUT, OUT)  
LVPECL CLOCK OUTPUTS  
OUT0, OUT1, OUT2, OUT3, OUT4, OUT5  
Output Frequency, Maximum  
Output High Voltage (VOH)  
Output Low Voltage (VOL)  
Output Differential Voltage (VOD)  
LVDS CLOCK OUTPUTS  
OUT6, OUT7, OUT8, OUT9  
Output Frequency  
2950  
MHz  
V
V
Using direct to output; see Figure 25  
VS − 1.12  
VS − 2.03  
550  
VS − 0.98  
VS − 1.77  
790  
VS − 0.84  
VS − 1.49  
980  
mV  
Differential termination 100 Ω @ 3.5 mA  
Differential (OUT, OUT)  
800  
454  
25  
1.375  
25  
MHz  
mV  
mV  
V
mV  
mA  
See Figure 26  
Differential Output Voltage (VOD)  
Delta VOD  
Output Offset Voltage (VOS)  
Delta VOS  
247  
360  
1.24  
14  
1.125  
Short-Circuit Current (ISA, ISB)  
24  
Output shorted to GND  
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