AD9516-0BCPZ

更新时间： 2024-01-21 15:52:18

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亚德诺 - ADI		时钟驱动器时钟发生器逻辑集成电路
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84页	1918K
描述
14-Output Clock Generator with Integrated 2.8 GHz VCO

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AD9516-0BCPZ 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN,	针数：	64
Reach Compliance Code：	unknown	风险等级：	5.68
系列：	9516	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N64	JESD-609代码：	e3
长度：	9 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	64
实输出次数：	10	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	传播延迟（tpd）：	2.6 ns
认证状态：	COMMERCIAL	Same Edge Skew-Max（tskwd）：	0.675 ns
座面最大高度：	1 mm	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	MATTE TIN	端子形式：	NO LEAD
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	40	宽度：	9 mm
最小 fmax：	2950 MHz	Base Number Matches：	1

AD9516-0BCPZ 数据手册

AD9516-0

Parameter

Min

Typ

Max

Unit

Test Conditions/Comments

PHASE/FREQUENCY DETECTOR (PFD)

PFD Input Frequency

100

MHz

Antibacklash pulse width = 1.3 ns, 2.9 ns

Antibacklash pulse width = 6.0 ns

0x17<1:0> = 01b

0x17<1:0> = 00b; 0x17<1:0> = 11b

0x17<1:0> = 10b

Antibacklash Pulse Width

1.3

2.9

6.0

CHARGE PUMP (CP)

I_CPSink/Source

Programmable

High Value

Low Value

4.8

0.60

2.5

2.7/10

1.5

kΩ

With CP_RSET= 5.1 kΩ

Absolute Accuracy

CP_RSETRange

I_CPHigh Impedance Mode Leakage

Sink-and-Source Current Matching

I_CPvs. CP_V

I_CPvs. Temperature

PRESCALER (PART OF N DIVIDER)

Prescaler Input Frequency

P = 1 FD

CP_V= V_CP/2

0.5 < CP_V< V_CP− 0.5 V

CP_V= V_CP/2 V

300

600

900

600

1000

2400

3000

300

MHz

P = 2 FD

P = 3 FD

P = 2 DM (2/3)

P = 4 DM (4/5)

P = 8 DM (8/9)

P = 16 DM (16/17)

P = 32 DM (32/33)

Prescaler Output Frequency

A, B counter input frequency (prescaler

input frequency divided by P)

PLL DIVIDER DELAYS

000

001

010

011

100

101

110

111

Off

330

440

550

660

770

880

990

NOISE CHARACTERISTICS

In-Band Phase Noise of the Charge

Pump/Phase Frequency Detector

(In-Band Means Within the LBW

of the PLL)

The PLL in-band phase noise floor is estimated

by measuring the in-band phase noise at the

output of the VCO and subtracting 20log(N)

(where N is the value of the N divider)

@ 500 kHz PFD Frequency

@ 1 MHz PFD Frequency

@ 10 MHz PFD Frequency

@ 50 MHz PFD Frequency

PLL Figure of Merit (FOM)

−165

−162

−151

−143

−220

dBc/Hz

Reference slew rate > 0.25 V/ns. FOM +10log (f_PFD

is an approximation of the PFD/CP in-band

phase noise (in the flat region) inside the PLL

loop bandwidth. When running closed loop,

the phase noise, as observed at the VCO output,

is increased by 20log(N)

)

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