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AD7910AKSZ-REEL

更新时间： 2024-02-29 15:34:15
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
24页 493K
描述
250 kSPS, 10-/12-Bit ADCs in 6-Lead SC70

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AD7910AKSZ-REEL 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：8
Reach Compliance Code：unknown风险等级：5.34
最大模拟输入电压：5.25 V最小模拟输入电压：
最长转换时间：2.8 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：S-PDSO-G8JESD-609代码：e3
长度：3 mm最大线性误差 (EL)：0.0488%
湿度敏感等级：1模拟输入通道数量：1
位数：10功能数量：1
端子数量：8最高工作温度：85 °C
最低工作温度：-40 °C输出位码：BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：SQUARE
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
采样速率：0.25 MHz采样并保持/跟踪并保持：TRACK
座面最大高度：1.1 mm标称供电电压：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：3 mm
Base Number Matches：1

AD7910AKSZ-REEL 数据手册

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AD7910/AD7920  
TIMING SPECIFICATIONS  
VDD = 2.35 V to 5.25 V, TA = TMIN to TMAX, unless otherwise noted.  
Table 3.  
AD7910/AD7920  
Limit at TMIN, TMAX  
Parameter1  
Unit  
kHz min3  
Description  
2
fSCLK  
10  
5
MHz max  
tCONVERT  
tQUIET  
14 × tSCLK  
16 × tSCLK  
50  
AD7910  
AD7920  
ns min  
Minimum quiet time required between bus relinquish and start of next  
conversion  
t1  
t2  
10  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
Minimum CS pulse width  
CS to SCLK setup time  
10  
4
t3  
22  
Delay from CS until SDATA three-state disabled  
Data access time after SCLK falling edge  
SCLK low pulse width  
SCLK high pulse width  
SCLK to data valid hold time  
VDD ≤ 3.3 V  
3.3 V < VDD ≤ 3.6 V  
VDD > 3.6 V  
SCLK falling edge to SDATA three-state  
SCLK falling edge to SDATA three-state  
Power-up time from full power-down  
t4  
t5  
t6  
40  
0.4 × tSCLK  
0.4 × tSCLK  
5, 6  
t7  
10  
9.5  
7
36  
See Note 7  
1
ns min  
ns min  
ns min  
ns max  
ns min  
μs max  
6, 7  
t8  
8
tPOWER-UP  
1 Guaranteed by characterization. All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of 1.6 V.  
2 Mark/Space ratio for the SCLK input is 40/60 to 60/40.  
3 Minimum fSCLK at which specifications are guaranteed.  
4 Measured with the load circuit of Figure 2 and defined as the time required for the output to cross 0.8 V or 1.8 V when VDD = 2.35 V and 0.8 V or 2.0 V for VDD > 2.35 V.  
5 Measured with a 50 pF load capacitor.  
6 t8 is derived from the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 2. The measured number is then extrapolated  
back to remove the effects of charging or discharging the 50 pF capacitor. This means that the time, t8, shown in the Timing Specifications is the true bus relinquish  
time of the part and is independent of the bus loading.  
7 T7 values apply to t8 minimum values also.  
8 See Power-Up Time section.  
200μA  
I
OL  
TO OUTPUT  
PIN  
1.6V  
C
L
50pF  
200μA  
I
OH  
Figure 2. Load Circuit for Digital Output Timing Specifications  
Rev. C | Page 6 of 24  
 
 
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