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AD7277

更新时间： 2024-02-07 18:13:31
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 254K
描述
3MSPS,12-/10-/8-Bit ADCs in 6-Lead TSOT

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AD7277 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：MO-193AA, TSOT-6针数：6
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.34
Is Samacsys：N最大模拟输入电压：3 V
最小模拟输入电压：最长转换时间：0.23 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：R-PDSO-G6
JESD-609代码：e0长度：2.9 mm
最大线性误差 (EL)：0.0488%模拟输入通道数量：1
位数：10功能数量：1
端子数量：6最高工作温度：85 °C
最低工作温度：-40 °C输出位码：BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：VSSOP封装等效代码：TSOP6,.11,37
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5/3.3 V
认证状态：Not Qualified采样速率：3 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1 mm
子类别：Analog to Digital Converters标称供电电压：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.95 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：1.6 mm
Base Number Matches：1

AD7277 数据手册

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PRELIMINARYTECHNICALDATA  
Preliminary Technical Data  
AD7276/AD7277/AD7278  
Figures 5 and 6 show some of the timing parameters from the Timing Specifications table.  
t1  
tconvert  
t2  
t6  
B
SCLK  
3
1
2
4
5
13  
15  
16  
14  
t5  
t7  
t8  
tquiet  
t3  
t4  
DB9  
DB1  
Z
ZERO  
DB11  
DB10  
DB0  
ZERO  
ZERO  
SDATA  
THREE-  
STATE  
THREE-STATE  
2 TRAILING  
ZERO’S  
2 LEADING  
ZERO’S  
1/ THROUGHPUT  
Figure 5. AD7276 Serial Interface Timing Diagram  
Timing Example 1  
From Figure 6, having fSCLK = 52 MHz and a throughput of 3MSPS, gives a cycle time of t2 + 12.5(1/fSCLK) + tACQ  
333 ns. With t2 = TBD ns min, this leaves tACQ to be TBD ns. This TBD ns satisfies the requirement of TBD ns for  
=
tACQ. Figure 6 shows that, tACQ comprises of 2.5(1/fSCLK) + t8 + tQUIET, where t8 = TBD ns max. This allows a value of  
TBD ns for tQUIET satisfying the minimum requirement of TBD ns.  
Timing Example 2  
Having fSCLK = 20 MHz and a throughput of 1.5 MSPS, gives a cycle time of t2 + 12.5(1/fSCLK) + tACQ = 666 ns.  
With t2 = TBD ns min, this leaves tACQ to be TBD ns. This TBD ns satisfies the requirement of TBD ns for tACQ. From  
Figure 6, tACQ comprises of 2.5(1/fSCLK) + t8 + tQUIET, where t8 = TBD ns max. This allows a values of TBD ns for  
tQUIET satisfying the minimum requirement of TBD ns.  
t1  
tconvert  
t2  
B
SCLK  
3
4
5
1
2
14  
15  
16  
12  
13  
t8  
tquiet  
12.5(1/fSCLK)  
tacquisition  
1/THROUGHPUT  
Figure 6. Serial Interface Timing Example  
REV. PrF  
–6–  
1...3456789...20

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