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AD7277

更新时间： 2024-02-02 23:03:36
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 254K
描述
3MSPS,12-/10-/8-Bit ADCs in 6-Lead TSOT

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AD7277 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：MO-193AA, TSOT-6针数：6
Reach Compliance Code：not_compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.34
Is Samacsys：N最大模拟输入电压：3 V
最小模拟输入电压：最长转换时间：0.23 µs
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：R-PDSO-G6
JESD-609代码：e0长度：2.9 mm
最大线性误差 (EL)：0.0488%模拟输入通道数量：1
位数：10功能数量：1
端子数量：6最高工作温度：85 °C
最低工作温度：-40 °C输出位码：BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：VSSOP封装等效代码：TSOP6,.11,37
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5/3.3 V
认证状态：Not Qualified采样速率：3 MHz
采样并保持/跟踪并保持：TRACK座面最大高度：1 mm
子类别：Analog to Digital Converters标称供电电压：3 V
表面贴装：YES温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.95 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：1.6 mm
Base Number Matches：1

AD7277 数据手册

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PRELIMINARYTECHNICALDATA  
Preliminary Technical Data  
AD7276/AD7277/AD7278  
TIMING SPECIFICATIONS1  
(VDD= +2.35 V to +3.6 V; TA= TMIN to TMAX, unless otherwise noted.)  
Limit at TMIN, TMAX  
Parameter  
AD7276/AD7277/AD7278  
Units  
Description  
2
fSCLK  
20  
52  
KHz min3  
MHz max  
tCONVERT  
14 x tSCLK  
12 x tSCLK  
10 x tSCLK  
AD7276  
AD7277  
AD7278  
tQUIET  
TBD  
ns min  
Minimum Quiet Time required between Bus Relinquish  
and start of Next Conversion  
t1  
10  
ns min  
ns min  
ns max  
ns max  
ns min  
ns min  
ns min  
ns max  
ns min  
µs max  
Minimum CS Pulse Width  
CS to SCLK Setup Time  
Delay from CS Until SDATA Three-State Disabled  
Data Access Time After SCLK Falling Edge  
SCLK Low Pulse Width  
SCLK High Pulse Width  
SCLK to Data Valid Hold Time  
SCLK Falling Edge to SDATA Three-State  
SCLK Falling Edge to SDATA Three-State  
Power Up Time from Full Power-down  
t24  
t34  
t4  
TBD  
TBD  
TBD  
0.4tSCLK  
0.4tSCLK  
TBD  
TBD  
TBD  
TBD  
t5  
t64  
t75  
t8  
6
tpower-up  
N O T E S  
1Guaranteed by Characterization. All input signals are specified with tr=tf=5ns (10% to 90% of VDD) and timed from a voltage level of 1.6 Volts.  
2Mark/Space ratio for the SCLK input is 40/60 to 60/40.  
3Minimum fsclk at which specifications are guaranteed.  
4Measured with the load circuit of Figure 1 and defined as the time required for the output to cross the Vih or Vil voltage.  
5t8 is derived form the measured time taken by the data outputs to change 0.5 V when loaded with the circuit of Figure 1. The measured number  
is then extrapolated back to remove the effects of charging or discharging the 50 pF capacitor. This means that the time, t8, quoted in the  
timing characteristics is the true bus relinquish time of the part and is independent of the bus loading.  
6See Power-up Time section.  
Specifications subject to change without notice.  
I
OL  
200µA  
t
7
SCLK  
TO  
OUTPUT  
PIN  
+1.6V  
C
L
25pF  
SDATA  
V
IH  
200µA  
I
OH  
V
IL  
Figure 1. Load Circuit for Digital Output  
Timing Specifications  
Figure 3. Hold time after SCLK falling edge  
t
t
8
4
SCLK  
SCLK  
SDATA  
SDATA  
1.4 V  
V
IH  
V
IL  
Figure 4. SCLK falling edge to SDATA Three-State  
Figure 2. Access time after SCLK falling edge  
REV. PrF  
–5–  
12345678...20

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