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AD7265BCP

更新时间： 2024-02-12 21:48:14
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 转换器
页数 文件大小 规格书
29页 1593K
描述
DUAL 3-CH 12-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, QCC32, LEAD FREE, MO-220-VHHD-2, LFCSP-32

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AD7265BCP 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：32
Reach Compliance Code：unknown风险等级：5.38
最大模拟输入电压：5.25 V最小模拟输入电压：
最长转换时间：0.875 µs转换器类型：ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：S-XQCC-N32JESD-609代码：e0
长度：5 mm最大线性误差 (EL)：0.0244%
湿度敏感等级：3模拟输入通道数量：3
位数：12功能数量：2
端子数量：32最高工作温度：125 °C
最低工作温度：-40 °C输出位码：BINARY, 2'S COMPLEMENT BINARY
输出格式：SERIAL封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：240
采样速率：1 MHz采样并保持/跟踪并保持：TRACK
座面最大高度：1 mm标称供电电压：3 V
表面贴装：YES温度等级：AUTOMOTIVE
端子面层：TIN LEAD端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：5 mm
Base Number Matches：1

AD7265BCP 数据手册

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AD7265  
TIMING SPECIFICATIONS  
AVDD = DVDD = 2.7 V to 5.25 V, VDRIVE = 2.7 V to 5.25 V, internal/external reference = 2.5 V, TA = TMAX to TMIN, unless otherwise noted1.  
Table 2.  
Parameter  
Limit at TMIN, TMAX  
Unit  
Description  
2
fSCLK  
1
4
16  
14 × tSCLK  
875  
30  
MHz min  
MHz min  
MHz max  
ns max  
ns max  
ns min  
ns min  
ns min  
ns max  
ns max  
ns max  
ns min  
ns min  
ns min  
ns min  
ns max  
ns min  
ns min  
ns max  
TA = −40ꢁC to +85ꢁC  
TA > 85ꢁC to 125ꢁC  
tCONVERT  
tSCLK = 1/fSCLK  
fSCLK = 16 MHz  
tQUIET  
t2  
CS  
Minimum time between end of serial read and next falling edge of  
VDD = 5 V/3 V, CS to SCLK setup time, TA = −40ꢁC to +85ꢁC  
VDD = 5 V/3 V, CS to SCLK setup time, TA > 85ꢁC to 125ꢁC  
Delay from CS until DOUTA and DOUTB are three-state disabled  
Data access time after SCLK falling edge, VDD = 3 V  
Data access time after SCLK falling edge, VDD = 5 V  
SCLK low pulse width  
SCLK high pulse width  
SCLK to data valid hold time, VDD = 3 V  
SCLK to data valid hold time, VDD = 5 V  
15/20  
20/30  
15  
t3  
3
t4  
36  
27  
0.45 tSCLK  
0.45 tSCLK  
10  
t5  
t6  
t7  
5
15  
t8  
CS rising edge to DOUTA, DOUTB, high impedance  
CS rising edge to falling edge pulse width  
SCLK falling edge to DOUTA, DOUTB, high impedance  
SCLK falling edge to DOUTA, DOUTB, high impedance  
t9  
30  
t10  
5
50  
1 Sample tested during initial release to ensure compliance. All input signals are specified with tr = tf = 5 ns (10ꢀ to 90ꢀ of VDD) and timed from a voltage level of 1.6 V.  
All timing specifications given are with a 25 pF load capacitance. With a load capacitance greater than this value, a digital buffer or latch must be used. See the Serial  
Interface section and Figure 41 and Figure 42.  
2 Minimum SCLK for specified performance; with slower SCLK frequencies, performance specifications apply typically.  
3 The time required for the output to cross 0.4 V or 2.4 V.  
Rev. A | Page 5 of 28  
 
 
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型号 品牌 描述 获取价格 数据表
AD7265BCPZ ADI Differential/Single-Ended Input, Dual 1 MSPS, 12-Bit, 3-Channel SAR ADC

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