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AD7226KNZ

更新时间： 2024-01-01 12:46:02
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管PC
页数 文件大小 规格书
16页 423K
描述
LC2MOS Quad 8-Bit D/A Converter

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AD7226KNZ 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Not Recommended零件包装代码：DIP
包装说明：CERDIP-20针数：20
Reach Compliance Code：not_compliantECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.05
Is Samacsys：N最大模拟输出电压：5 V
最小模拟输出电压：-5 V转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：PARALLEL, 8 BITS
JESD-30 代码：R-GDIP-T20JESD-609代码：e0
最大线性误差 (EL)：0.3906%标称负供电电压：-5 V
位数：8功能数量：4
端子数量：20最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC, GLASS-SEALED
封装代码：DIP封装等效代码：DIP20,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT APPLICABLE电源：12/15, GND/-5 V
认证状态：Not Qualified座面最大高度：5.08 mm
最大稳定时间：20 µs标称安定时间 (tstl)：3 µs
子类别：Other Converters最大压摆率：13 mA
标称供电电压：15 V表面贴装：NO
技术：BICMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn63Pb37)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT APPLICABLE宽度：7.62 mm
Base Number Matches：1

AD7226KNZ 数据手册

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AD7226  
INTERFACE LOGIC INFORMATION  
A0  
A1  
Address lines A0 and A1 select which DAC will accept data  
from the input port. Table I shows the selection table for the  
four DACs with Figure 4 showing the input control logic. When  
the WR signal is LOW, the input latches of the selected DAC  
are transparent and its output responds to activity on the data  
bus. The data is latched into the addressed DAC latch on the  
rising edge of WR. While WR is high the analog outputs remain  
at the value corresponding to the data held in their respective latches.  
TO LATCH A  
TO LATCH B  
TO LATCH C  
TO LATCH D  
WR  
Table I. AD7226 Truth Table  
AD7226 Control Inputs AD7226  
Figure 4. Input Control Logic  
WR  
A1  
A0  
Operation  
tDS  
tDH  
H
L
X
L
L
X
L
L
No Operation Device Not Selected  
DAC A Transparent  
DAC A Latched  
V
DD  
V
INH  
DATA  
V
INL  
0
L
L
L
L
L
H
H
H
H
H
H
L
L
H
H
DAC B Transparent  
DAC B Latched  
DAC C Transparent  
DAC C Latched  
DAC D Transparent  
DAC D Latched  
tAH  
tAS  
V
V
DD  
INH  
ADDRESS  
V
INL  
0
tWR  
V
WR  
DD  
L = Low State, H = High State, X = Don’t Care  
0
NOTES  
1. ALL INPUT SIGNAL RISE AND FALL TIMES  
MEASURED FROM 10% TO 90% OF V  
.
DD  
tr  
= tf = 20ns OVER V RANGE.  
DD  
2. TIMING MEASUREMENT REFERENCE LEVEL IS  
V
+ V  
2
INH  
INL  
3. SELECTED INPUT LATCH IS TRANSPARENT WHILE WR IS  
LOW, THUS INVALID DATA DURING THIS TIME CAN CAUSE  
SPURIOUS OUTPUTS.  
Figure 5. Write Cycle Timing Diagram  
–6–  
REV. D  
1...3456789...16

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