Datasheet > AD677KD

AD677KD

更新时间： 2024-01-01 22:18:17

品牌	Logo	应用领域
罗彻斯特 - ROCHESTER		信息通信管理转换器
页数	文件大小	规格书
17页	1110K
描述
1-CH 16-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, CDIP16, SIDE BRAZED, CERAMIC, DIP-16

阅读下载

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

AD677KD 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Active	零件包装代码：	DIP
包装说明：	DIP,	针数：	16
Reach Compliance Code：	unknown	风险等级：	5.66
Is Samacsys：	N	最大模拟输入电压：	10 V
最小模拟输入电压：	-10 V	转换器类型：	ADC, SUCCESSIVE APPROXIMATION
JESD-30 代码：	R-CDIP-T16	长度：	19.05 mm
最大线性误差 (EL)：	0.0023%	湿度敏感等级：	NOT SPECIFIED
标称负供电电压：	-12 V	模拟输入通道数量：	1
位数：	16	功能数量：	1
端子数量：	16	最高工作温度：	70 °C
最低工作温度：		输出位码：	BINARY
输出格式：	SERIAL	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	DIP	封装形状：	RECTANGULAR
封装形式：	IN-LINE	峰值回流温度（摄氏度）：	NOT SPECIFIED
采样速率：	0.1 MHz	采样并保持/跟踪并保持：	SAMPLE
座面最大高度：	5.08 mm	标称供电电压：	12 V
表面贴装：	NO	技术：	BICMOS
温度等级：	COMMERCIAL	端子面层：	NOT SPECIFIED
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.62 mm	Base Number Matches：	1

AD677KD 数据手册

AD677

(T_MINto T_MAX, V_CC= +12 V ؎ 5%, V_EE= –12 V ؎ 5%, V_DD= +5 V ؎ 10%)¹

TIMING SPECIFICATIONS

Parameter

Symbol

Min

Typ

Max

Units

Conversion Period^{2, 3}

CLK Period⁴

t_C

t_CLK

t_CT

t_S

t_LCS

t_SL

t_SS

t_FCD

t_CL

t_CH

t_CB

t_CD

t_CSH

t_SCL

t_DSH

t_CALH

t_CALB

480

1000

µs

t_CLK

µs

Calibration Time

Sampling Time

85532

2.1

100

Last CLK to SAMPLE Delay⁵

SAMPLE Low

µs

SAMPLE to Busy Delay

1st CLK Delay

CLK Low⁶

CLK High⁶

CLK to BUSY Delay

CLK to SDATA Valid

CLK to SCLK High

SCLK Low

SDATA to SCLK High

CAL High Time

180

100

180

300

175

300

100

CAL to BUSY Delay

NOTES

¹See the “CONVERSION CONTROL” and “AUTOCALIBRATION” sections for detailed explanations of the above timing.

²Depends upon external clock frequency; includes acquisition time and conversion time. The maximum conversion period is specified to account for the droop of the

internal sample/hold function. Operation at slower rates may degrade performance.

³t_C= t_FCD+ 16 × t_CLK+ t_LCS

⁴580 ns is recommended for optimal accuracy over temperature (not necessary during calibration cycle).

⁵If SAMPLE goes high before the 17th CLK pulse, the device will start sampling approximately 100 ns after the rising edge of the 17th CLK pulse.

⁶t_CH+ t_CL= t_CLKand must be greater than 480 ns.

t_CALH

t_CT

CAL

(INPUT)

t_CALB

BUSY

(OUTPUT)

t_FCD

t_CB

CLK

(INPUT)

85531

85532

85530

t_CH

t_CL

t_CLK

*SHADED PORTIONS OF INPUT SIGNALS ARE OPTIONAL. FOR BEST PERFORMANCE, WE

RECOMMEND THAT THESE SIGNALS BE HELD LOW EXCEPT WHEN EXPLICITY SHOWN HIGH.

Figure 1. Calibration Timing

t_C

t_S

t_SL

SAMPLE*

(INPUT)

t_S

t_SB

BUSY

(OUTPUT)

t_CB

t_FCD

t_LCS

t_CH

CLK

(INPUT)

t_CL

t_CLK

t_CSH

SCLK

(OUTPUT)

t_SCL

MSB

t_DSH

t_CD

SDATA

(OUTPUT)

BIT

OLD BIT 16

*SHADED PORTIONS OF INPUT SIGNALS ARE OPTIONAL. FOR BEST PERFORMANCE, WE

RECOMMEND THAT THESE SIGNALS BE HELD LOW EXCEPT WHEN EXPLICITY SHOWN HIGH.

Figure 2. General Conversion Timing

–4–

REV. A

1 2 3 456 7 8...17

下载PDF

与AD677KD相关器件

型号	品牌	描述	获取价格	数据表
AD677KN	ADI	16-Bit 100 kSPS Sampling ADC	获取价格
AD677KN	ROCHESTER	1-CH 16-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, PDIP16, PLASTIC, DIP-16	获取价格
AD677KNZ	ETC	MICROCIRCUIT, DIGITAL-LINEAR, FAST, SERIAL, 16-BIT, A/D CONVERTER, MULTICHIP SILICON	获取价格
AD677KR	ADI	16-Bit 100 kSPS Sampling ADC	获取价格
AD677KR	ROCHESTER	1-CH 16-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, PDSO28, PLASTIC, SOIC-28	获取价格
AD677KRZ	ROCHESTER	1-CH 16-BIT SUCCESSIVE APPROXIMATION ADC, SERIAL ACCESS, PDSO28, PLASTIC, SOIC-28	获取价格

与AD677KD相关文章

PCF8574资料解读：主要参数分析、引脚说明
2024-05-21

1
AD637数据手册解读：主要特性、引脚及其功能解读、电气参数
2024-05-21

3
ADUM1201资料手册解读：参数分析、引脚说明、应用分析
2024-05-21

3
一文带你了解压敏电阻器在直流电路中的过压保护作用
2024-05-21

3

产品中心

服务支持

精选活动

关于我们

帮助中心

AD677KD

AD677KD 技术参数

AD677KD 数据手册

与AD677KD相关器件

与AD677KD相关文章

您还可以找

产品中心

服务支持

精选活动

关于我们

帮助中心

AD677KD

AD677KD 技术参数

AD677KD 数据手册

与AD677KD相关器件

与AD677KD相关文章

您还可以找

您在本页遇到什么问题？