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AD677JR

更新时间： 2024-01-23 00:45:41
品牌 Logo 应用领域
亚德诺 - ADI 转换器模数转换器光电二极管信息通信管理
页数 文件大小 规格书
16页 430K
描述
16-Bit 100 kSPS Sampling ADC

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AD677JR 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP28,.4针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.08
最大模拟输入电压：10 V最小模拟输入电压：-10 V
转换器类型：ADC, SUCCESSIVE APPROXIMATIONJESD-30 代码：R-PDSO-G28
JESD-609代码：e3长度：17.9 mm
最大线性误差 (EL)：0.0023%湿度敏感等级：5
标称负供电电压：-12 V模拟输入通道数量：1
位数：16功能数量：1
端子数量：28最高工作温度：70 °C
最低工作温度：输出位码：BINARY
输出格式：SERIAL封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP28,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：5,+-12 V
认证状态：Not Qualified采样速率：0.1 MHz
采样并保持/跟踪并保持：SAMPLE座面最大高度：2.65 mm
子类别：Analog to Digital Converters标称供电电压：12 V
表面贴装：YES技术：BICMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmBase Number Matches：1

AD677JR 数据手册

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AD677  
(TMIN to TMAX, VCC = +12 V ؎ 5%, VEE = –12 V ؎ 5%, VDD = +5 V ؎ 10%)1  
TIMING SPECIFICATIONS  
Parameter  
Symbol  
Min  
Typ  
Max  
Units  
Conversion Period2, 3  
CLK Period4  
tC  
tCLK  
tCT  
tS  
tLCS  
tSL  
tSS  
tFCD  
tCL  
tCH  
tCB  
tCD  
tCSH  
tSCL  
tDSH  
tCALH  
tCALB  
10  
480  
1000  
µs  
ns  
tCLK  
µs  
Calibration Time  
Sampling Time  
85532  
75  
2
2.1  
100  
Last CLK to SAMPLE Delay5  
SAMPLE Low  
µs  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
SAMPLE to Busy Delay  
1st CLK Delay  
30  
50  
50  
50  
CLK Low6  
CLK High6  
CLK to BUSY Delay  
CLK to SDATA Valid  
CLK to SCLK High  
SCLK Low  
SDATA to SCLK High  
CAL High Time  
180  
100  
180  
80  
300  
175  
300  
50  
100  
50  
50  
50  
80  
CAL to BUSY Delay  
15  
50  
NOTES  
1See the “CONVERSION CONTROL” and “AUTOCALIBRATION” sections for detailed explanations of the above timing.  
2Depends upon external clock frequency; includes acquisition time and conversion time. The maximum conversion period is specified to account for the droop of the  
internal sample/hold function. Operation at slower rates may degrade performance.  
3tC = tFCD + 16 × tCLK + tLCS  
.
4580 ns is recommended for optimal accuracy over temperature (not necessary during calibration cycle).  
5If SAMPLE goes high before the 17th CLK pulse, the device will start sampling approximately 100 ns after the rising edge of the 17th CLK pulse.  
6tCH + tCL = tCLK and must be greater than 480 ns.  
tCALH  
tCT  
CAL  
(INPUT)  
tCALB  
BUSY  
(OUTPUT)  
tFCD  
tCB  
CLK  
(INPUT)  
*
2
3
1
85531  
85532  
85530  
tCH  
tCL  
tCLK  
*SHADED PORTIONS OF INPUT SIGNALS ARE OPTIONAL. FOR BEST PERFORMANCE, WE  
RECOMMEND THAT THESE SIGNALS BE HELD LOW EXCEPT WHEN EXPLICITY SHOWN HIGH.  
Figure 1. Calibration Timing  
tC  
tS  
tSL  
SAMPLE*  
(INPUT)  
tS  
tSB  
BUSY  
(OUTPUT)  
tCB  
tFCD  
tLCS  
tCH  
CLK  
(INPUT)  
*
tCL  
2
3
15  
16  
17  
1
tCLK  
tCSH  
SCLK  
(OUTPUT)  
tSCL  
MSB  
tDSH  
tCD  
SDATA  
(OUTPUT)  
BIT  
2
BIT  
13  
BIT  
14  
BIT  
15  
BIT  
16  
OLD BIT 16  
*SHADED PORTIONS OF INPUT SIGNALS ARE OPTIONAL. FOR BEST PERFORMANCE, WE  
RECOMMEND THAT THESE SIGNALS BE HELD LOW EXCEPT WHEN EXPLICITY SHOWN HIGH.  
Figure 2. General Conversion Timing  
–4–  
REV. A  
1234567...16

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型号 品牌 描述 获取价格 数据表
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