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AD6623

更新时间： 2024-02-14 08:22:36
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
40页 374K
描述
4-Channel, 104 MSPS Digital Transmit Signal Processor TSP

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AD6623 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：FQFP,针数：128
Reach Compliance Code：unknown风险等级：5.1
JESD-30 代码：R-PQFP-G128JESD-609代码：e3
长度：20 mm湿度敏感等级：3
功能数量：1端子数量：128
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装形状：RECTANGULAR封装形式：FLATPACK, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：3.4 mm标称供电电压：2.5 V
表面贴装：YES技术：CMOS
电信集成电路类型：TELECOM CIRCUIT温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：14 mm
Base Number Matches：1

AD6623 数据手册

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AD6623  
GENERAL TIMING CHARACTERISTICS1, 2  
Test  
Level  
AD6623AS  
Typ  
Parameter (Conditions)  
Temp  
Min  
Max  
Unit  
CLK Timing Requirements:  
tCLK  
CLK Period  
Full  
Full  
Full  
I
IV  
IV  
9.6  
3
3
ns  
ns  
ns  
tCLKL  
tCLKH  
CLK Width Low  
CLK Width High  
0.5 × tCLK  
RESET Timing Requirement:  
tRESL  
RESET Width Low  
Full  
I
30.0  
ns  
Input Data Timing Requirements:  
tSI  
INOUT[17:0], QIN to ↑CLK Setup Time  
INOUT[17:0], QIN to ↑CLK Hold Time  
Full  
Full  
IV  
IV  
1
2
ns  
ns  
tHI  
Output Data Timing Characteristics:  
tDO  
↑CLK to OUT[17:0], INOUT[17:0],  
QOUT Output Delay Time  
Full  
Full  
IV  
IV  
2
3
6
7.5  
ns  
ns  
tDZO  
OEN HIGH to OUT[17:0] Active  
SYNC Timing Requirements:  
tSS  
SYNC(0, 1, 2, 3) to ↑CLK Setup Time  
Full  
Full  
IV  
IV  
1
2
ns  
ns  
tHS  
SYNC(0, 1, 2, 3) to ↑CLK Hold Time  
Master Mode Serial Port Timing Requirements (SCS = 0):  
Switching Characteristics3  
tDSCLK1  
tDSCLKH  
tDSCLKL  
↑CLK to ↑SCLK Delay (divide by 1)  
Full  
IV  
IV  
4
5
10.5  
13  
ns  
ns  
↑CLK to ↑SCLK Delay (for any other divisor) Full  
↑CLK to ↓SCLK Delay  
(divide by 2 or even number)  
↓CLK to ↓SCLK Delay  
Full  
Full  
IV  
IV  
3.5  
4
9
ns  
ns  
tDSCLKLL  
(divide by 3 or odd number)  
Channel is Self-Framing  
10  
tSSDI0  
tHSDI0  
tDSFO0A  
SDIN to ↑SCLK Setup Time  
SDIN to ↑SCLK Hold Time  
↑SCLK to SDFO Delay  
Full  
Full  
Full  
IV  
IV  
IV  
1.7  
0
0.5  
ns  
ns  
ns  
3.5  
Channel is External-Framing  
SDFI to ↑SCLK Setup Time  
SDFI to ↑SCLK Hold Time  
SDIN to ↑SCLK Setup Time  
SDIN to ↑SCLK Hold Time  
↑SCLK to SDFO Delay  
tSSFI0  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
2
0
2
0
ns  
ns  
ns  
ns  
ns  
tHSFI0  
tSSDI0  
tHSDI0  
tDSFO0B  
0.5  
3
Slave Mode Serial Port Timing Requirements (SCS = 1):  
Switching Characteristics3  
tSCLK  
SCLK Period  
Full  
Full  
Full  
IV  
IV  
IV  
2 ꢀ tCLK  
ns  
ns  
ns  
tSCLKL  
tSCLKH  
SCLK Low Time  
SCLK High Time  
3.5  
3.5  
Channel is Self-Framing  
SDIN to ↑SCLK Setup Time  
SDIN to ↑SCLK Hold Time  
↑SCLK to SDFO Delay  
Channel is External-Framing  
SDFI to ↑ SCLK Setup Time  
SDFI to ↑SCLK Hold Time  
SDIN to ↑SCLK Setup Time  
SDIN to ↑SCLK Hold Time  
↓SCLK to SDFO Delay  
tSSDH  
tHSDH  
tDSFO1  
Full  
Full  
Full  
IV  
IV  
IV  
1
2.5  
4
ns  
ns  
ns  
10  
tSSFI1  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
2
1
1
2.5  
ns  
ns  
ns  
ns  
ns  
tHSFI1  
tSSDI1  
tHSDI1  
tDSFO1  
NOTES  
10  
1All Timing Specifications valid over VDD range of 2.375 V to 2.675 V and VDDIO range of 3.0 V to 3.6 V.  
2CLOAD = 40 pF on all outputs (unless otherwise specified).  
3The timing parameters for SCLK, SDIN, SDFI, SDFO, and SYNC apply to all four channels (A, B, C, and D).  
Specifications subject to change without notice.  
–5–  
REV. 0  
12345678...40

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