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AD6620AS

更新时间： 2024-01-19 12:52:11
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路uCs集成电路uPs集成电路
页数 文件大小 规格书
43页 356K
描述
65 MSPS Digital Receive Signal Processor

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AD6620AS 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：QFP,针数：80
Reach Compliance Code：unknown风险等级：5.09
Is Samacsys：NJESD-30 代码：S-PQFP-G80
JESD-609代码：e3长度：14 mm
湿度敏感等级：3端子数量：80
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装形状：SQUARE封装形式：FLATPACK
峰值回流温度（摄氏度）：260座面最大高度：3.4 mm
最大供电电压：3.6 V最小供电电压：3 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：MATTE TIN端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：14 mm
uPs/uCs/外围集成电路类型：MICROPROCESSOR CIRCUITBase Number Matches：1

AD6620AS 数据手册

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AD6620  
TIMING CHARACTERISTICS (C  
LOAD = 40 pF All Outputs)  
Test  
Level  
AD6620AS  
Typ  
Parameter (Conditions)  
Temp  
Min  
Max  
Units  
MICROPROCESSOR PORT, MODE = 0  
MODE 0 Input Timing Requirements:  
tSC  
tHC  
tHA  
tZR  
tZD  
tSAM  
Control1 to CLK Setup Time  
Control1 to CLK Hold Time  
Address2 to CLK Hold Time  
CS to Data Enabled Time  
CS to Data Disabled Time  
CS to Address/Data Setup Time  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
3.0  
5.0  
3.0  
ns  
ns  
ns  
ns  
ns  
ns  
5.0  
5.0  
0.0  
MODE 0 Read Switching Characteristics:  
tDD  
CLK to Data Valid Time  
Full  
Full  
I
IV  
10.0  
4.0  
15.0  
30.0  
19.5  
ns  
ns  
tRDY  
RD to RDY Time  
MODE 0 Write Timing Requirements:  
tSC  
Control1 to CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
3.0  
5.0  
3.0  
3.0  
0.0  
ns  
ns  
ns  
ns  
ns  
tHC  
tHM  
tHA  
tSAM  
Control1 to CLK Hold Time  
Micro Data3 to CLK Hold Time  
Address2 to CLK Hold Time  
Address/Data Setup Time to CS  
MODE 0 Write Switching Characteristics:  
tRDY RD to RDY Time  
Full  
IV  
4.0  
19.5  
ns  
MICROPROCESSOR PORT, MODE = 1  
MODE1 Input Timing Requirements:  
tSC  
tHC  
tHA  
tZR  
Control1 to CLK Setup Time  
Control1 to CLK Hold Time  
Address2 to CLK Hold Time  
CS to Data Enabled Time  
CS to Data Disabled Time  
Address/Data Setup Time to CS  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
3.0  
5.0  
3.0  
ns  
ns  
ns  
ns  
ns  
ns  
5.0  
5.0  
tZD  
tSAM  
0.0  
MODE1 Read Switching Characteristics:  
tDD  
CLK to Data Valid Time  
CLK to DTACK Time  
Full  
Full  
I
V
10.0  
5.5  
30.0  
15.5  
ns  
ns  
tDTACK  
MODE1 Write Timing Requirements:  
tSC  
Control1 to CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
0.0  
5.0  
6.5  
3.0  
0.0  
ns  
ns  
ns  
ns  
ns  
tHC  
tHM  
tHA  
tSAM  
Control1 to CLK Hold Time  
Micro Data3 to CLK Hold Time  
Address2 to CLK Hold Time  
Address/Data Setup Time to CS  
MODE1 Write Switching Characteristics:  
tDTACK  
CLK to DTACK Time  
Full  
V
5.5  
15.5  
ns  
NOTES  
1Specification pertains to: R/W (WR), DS (RD), CS.  
2Specification pertains to: A[2:0].  
3Specification pertains to: D[7:0].  
Specifications subject to change without notice.  
REV. 0  
–6–  
1...3456789...43

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