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AD598A

更新时间： 2024-02-03 20:50:46
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亚德诺 - ADI 调节器
页数 文件大小 规格书
16页 555K
描述
LVDT Signal Conditioner

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AD598A 技术参数

Source Url Status Check Date：2013-05-01 14:56:15.092是否无铅： 含铅
是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：PLASTIC, SOIC-20
针数：20Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：8.76Is Samacsys：N
最大模拟输入电压：3.5 V转换器类型：SIGNAL CONDITIONER
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.8 mm湿度敏感等级：3
标称负供电电压：-15 V功能数量：1
端子数量：20最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装等效代码：SOP20,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：240电源：+-15 V
认证状态：Not Qualified座面最大高度：2.65 mm
信号/输出频率：20000 Hz子类别：Position Converters
最大压摆率：16 mA最大供电电压：36 V
最小供电电压：13 V标称供电电压：15 V
表面贴装：YES技术：BIPOLAR
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmBase Number Matches：1

AD598A 数据手册

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AD598  
DESIGN PROCEDURE  
DUAL SUPPLY OPERATION  
Figure 7 shows the connection method with dual ±15 volt power  
supplies and a Schaevitz E100 LVDT. This design procedure  
can be used to select component values for other LVDTs as  
well. The procedure is outlined in Steps 1 through 10 as follows:  
The AD598 signal input, VSEC, should be in the range of  
1 V rms to 3.5 V rms for maximum AD598 linearity and  
minimum noise susceptibility. Select VSEC = 3 V rms. There-  
fore, LVDT excitation voltage VEXC should be:  
VEXC = VSEC × VTR = 3 × 1.75 = 5.25 V rms  
Check the power supply voltages by verifying that the peak  
values of VA and VB are at least 2.5 volts less than the volt-  
ages at +VS and –VS.  
1. Determine the mechanical bandwidth required for LVDT  
position measurement subsystem, fSUBSYSTEM. For this  
example, assume fSUBSYSTEM = 250 Hz.  
6. Referring to Figure 7, for VS = ±15 V, select the value of the  
amplitude determining component R1 as shown by the curve  
in Figure 8.  
2. Select minimum LVDT excitation frequency, approximately  
10 × fSUBSYSTEM. Therefore, let excitation frequency = 2.5 kHz.  
3. Select a suitable LVDT that will operate with an excitation  
frequency of 2.5 kHz. The Schaevitz E100, for instance, will  
operate over a range of 50 Hz to 10 kHz and is an eligible  
candidate for this example.  
7. Select excitation frequency determining component C1.  
C1 = 35 µF Hz/fEXCITATION  
30  
4. Determine the sum of LVDT secondary voltages VA and VB.  
Energize the LVDT at its typical drive level VPRI as shown in  
the manufacturer’s data sheet (3 V rms for the E100). Set the  
core displacement to its center position where VA = VB. Mea-  
sure these values and compute their sum VA+VB. For the  
E100, VA+VB = 2.70 V rms. This calculation will be used  
later in determining AD598 output voltage.  
20  
Vrms  
5. Determine optimum LVDT excitation voltage, VEXC. With  
the LVDT energized at its typical drive level VPRI, set the  
core displacement to its mechanical full-scale position and  
measure the output VSEC of whichever secondary produces  
the largest signal. Compute LVDT voltage transformation  
ratio, VTR.  
10  
VTR = VPRI/VSEC  
0
0.01  
0.1  
10  
100  
1000  
1
For the E100, VSEC = 1.71 V rms for VPRI = 3 V rms.  
VTR = 1.75.  
R1 – kΩ  
Figure 8. Excitation Voltage VEXC vs. R1  
+
15V  
6.8µF  
0.1µF  
6.8µF  
0.1µF  
+VS  
20  
19  
18  
17  
16  
15  
1
2
3
4
–VS  
–15V  
R4  
R3  
OFFSET 1  
OFFSET 2  
EXC 1  
EXC 2  
LEV 1  
LEV 2  
FREQ 1  
FREQ 2  
B1 FILT  
B2 FILT  
VB  
SIGNAL  
REFERENCE  
SIG REF  
SIG OUT  
FEEDBACK  
OUT FILT  
A1 FILT  
A2 FILT  
V
RL  
R1  
5
6
VOUT  
R2  
C4  
C1  
14  
13  
12  
11  
7
8
C3  
C2  
9
10  
AD598  
A
VB  
NOTE  
FOR C1, C2, C3 AND C4 MYLAR  
CAPACITORS ARE  
RECOMMENDED. CERAMIC  
CAPACITORS MAY BE  
SUBSTITUTED. FOR R2, R3 AND  
R4 USE STANDARD 1%  
RESISTORS.  
V
A
SCHAEVITZ E100  
LVDT  
Figure 7. Interconnection Diagram for Dual Supply Operation  
–6–  
REV. A  
1...3456789...16

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