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AD5722BREZ

更新时间： 2024-02-22 01:25:43
品牌 Logo 应用领域
亚德诺 - ADI 输入元件光电二极管转换器
页数 文件大小 规格书
32页 1172K
描述
IC SERIAL INPUT LOADING, 8 us SETTLING TIME, 12-BIT DAC, PDSO24, LEAD FREE, MO-153ADT, TSSOP-24, Digital to Analog Converter

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AD5722BREZ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：LEAD FREE, MO-153ADT, TSSOP-24针数：24
Reach Compliance Code：compliant风险等级：5.79
最大模拟输出电压：10.8 V最小模拟输出电压：-10.8 V
转换器类型：D/A CONVERTER输入位码：BINARY, OFFSET BINARY, 2'S COMPLEMENT BINARY
输入格式：SERIALJESD-30 代码：R-PDSO-G24
JESD-609代码：e3长度：7.8 mm
最大线性误差 (EL)：0.3906%标称负供电电压：-5 V
位数：12功能数量：1
端子数量：24最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP24,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5,+-5/+-15 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大稳定时间：10 µs标称安定时间 (tstl)：8 µs
子类别：Other Converters标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4.4 mmBase Number Matches：1

AD5722BREZ 数据手册

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AD5722/AD5732/AD5752  
AC PERFORMANCE CHARACTERISTICS  
AVDD = 4.5 V1 to 16.5 V; AVꢀꢀ = −4.5 V to −16.5 V, or AVꢀꢀ = 0 V; GND = 0 V; REFIN = 2.5 V; DVCC = 2.7 V to 5.5 V; RLOAD = 2 kΩ;  
LOAD = 200 pF; all specifications TMIN to TMAX, unless otherwise noted.  
C
Table 2.  
Parameter2  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DYNAMIC PERFORMANCE  
Output Voltage Settling Time  
10  
7.5  
12  
8.5  
5
μs  
μs  
μs  
20 V step to 0.03% FSR  
10 V step to 0.03% FSR  
512 LSB step settling (16-bit resolution)  
Slew Rate  
3.5  
13  
35  
10  
10  
0.6  
V/μs  
nV-sec  
mV  
nV-sec  
nV-sec  
nV-sec  
Digital-to-Analog Glitch Energy  
Glitch Impulse Peak Amplitude  
Digital Crosstalk  
DAC-to-DAC Crosstalk  
Digital Feedthrough  
Output Noise  
0.1 Hz to 10 Hz Bandwidth  
100 kHz Bandwidth  
Output Noise Spectral Density  
15  
80  
320  
μV p-p  
μV rms  
nV/√Hz  
0x8000 DAC code  
Measured at 10 kHz, 0x8000 DAC code  
1 For specified performance, the maximum headroom requirement is 0.ꢀ V.  
2 Guaranteed by design and characterization; not production tested.  
TIMING CHARACTERISTICS  
AVDD = 4.5 V to 16.5 V; AVꢀꢀ = −4.5 V to −16.5 V, or AVꢀꢀ = 0 V; GND = 0 V; REFIN = 2.5 V; DVCC = 2.7 V to 5.5 V; RLOAD = 2 kΩ; CLOAD  
200 pF; all specifications tMIN to tMAX, unless otherwise noted.  
=
Table 3.  
Parameter1, 2, 3  
Limit at tMIN, tMAX  
Unit  
Description  
t1  
t2  
t3  
t4  
33  
13  
13  
13  
13  
100  
7
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
μs max  
ns min  
μs max  
ns min  
ns max  
ns min  
SCLK cycle time  
SCLK high time  
SCLK low time  
SYNC falling edge to SCLK falling edge setup time  
SCLK falling edge to SYNC rising edge  
Minimum SYNC high time (write mode)  
Data setup time  
t5  
t6  
t7  
t8  
tꢀ  
2
Data hold time  
20  
130  
20  
10  
20  
2.5  
13  
40  
200  
LDAC falling edge to SYNC falling edge  
SYNC rising edge to LDAC falling edge  
LDAC pulse width low  
t10  
t11  
t12  
t13  
t14  
DAC output settling time  
CLR pulse width low  
CLR pulse activation time  
SYNC rising edge to SCLK falling edge  
4
t15  
4
5
t16  
t17  
SCLK rising edge to SDO valid (CL SDO = 15 pF)  
Minimum SYNC high time (readback/daisy-chain mode)  
1 Guaranteed by characterization; not production tested.  
2 All input signals are specified with tR = tF = 5 ns (10% to ꢀ0% of DVCC) and timed from a voltage level of 1.2 V.  
3 See Figure 2, Figure 3, and Figure 4.  
4 Daisy-chain and readback mode.  
5 CL SDO = capacitive load on SDO output.  
Rev. D | Page 5 of 32  
 
 
 
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型号 品牌 描述 获取价格 数据表
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