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Datasheet > 转换器 > 数模转换器> AD5541AACPZ
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AD5541AACPZ

更新时间： 2024-02-21 02:29:04
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管
页数 文件大小 规格书
24页 838K
描述
2.7 V to 5.5 V, Serial-Input, Voltage-Output, 16-/12-Bit nanoDACs in LFCSP

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AD5541AACPZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SOP, SOP8,.25针数：8
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.54
Samacsys Confidence：Samacsys Status：Released
Schematic Symbol：https://componentsearchengine.com/symbol.php?partID=420051PCB Footprint：https://componentsearchengine.com/footprint.php?partID=420051
Samacsys PartID：420051Samacsys Image：https://componentsearchengine.com/Images/9/AD5541LRZ.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/1/AD5541LRZ.jpgSamacsys Pin Count：8
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Other
Samacsys Footprint Name：SOIC127P600X175-8NSamacsys Released Date：2017-01-10 13:33:33
Is Samacsys：N最大模拟输出电压：4.5 V
最小模拟输出电压：转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G8JESD-609代码：e3
长度：4.9 mm最大线性误差 (EL)：0.0015%
湿度敏感等级：1位数：16
功能数量：1端子数量：8
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP8,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
电源：5 V认证状态：Not Qualified
座面最大高度：1.75 mm标称安定时间 (tstl)：1 µs
子类别：Other Converters最大压摆率：1.1 mA
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3.9 mm
Base Number Matches：1

AD5541AACPZ 数据手册

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Preliminary Technical Data  
AD5541A/AD5542A/AD5512AA  
Parameter  
Min  
Typ  
Max  
Unit  
Test Condition  
POWER REQUIREMENTS  
VDD  
IDD  
VLOGIC  
2.±  
1.8  
5.5  
TBD  
5.5  
V
µA  
V
200  
ILOGIC  
200  
1.5  
TBD  
TBD  
µA  
mW  
Power Dissipation  
1 Reference input resistance is code-dependent, minimum at 0x8555.  
2 Guaranteed by design, not subject to production test.  
TIMING CHARACTERISTICS  
VLOGIC = 1.8 V to 5.5 V V, VDD = 5V, VREF = 2.5 V, VINH = 90% of VLOGIC, VINL = 10% of VLOGIC, AGND = DGND = 0 V; −40°C < TA < +105°C,  
unless otherwise noted.  
Table 2.  
Parameter1, 2  
Limit  
50  
20  
10  
10  
5
Unit  
Description  
fSCLK  
t1  
t2  
MHz max  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
SCLK cycle frequency  
SCLK cycle time  
SCLK high time  
t3  
SCLK low time  
t4  
CS low to SCLK high setup  
CS high to SCLK high setup  
SCLK high to CS low hold time  
SCLK high to CS high hold time  
Data setup time  
t5  
±
t6  
15  
10  
±
t±  
t8  
t9  
5
Data hold time (VINH = 90% of VDD, VINL = 10% of VDD)  
Data hold time (VINH = 3V, VINL = 0 V)  
LDAC pulsewidth  
t9  
5
t10  
t11  
t12  
t13  
15  
15  
15  
15  
CS high to LDAC low setup  
CS high time between active periods  
CLR pulsewidth  
1 Guaranteed by design and characterization. Not production tested  
2 All input signals are specified with tR = tF = 1 ns/V and timed from a voltage level of (VINL + VINH)/2.  
Figure 5. Timing Diagram  
Rev. PrA | Page 5 of 24  
12345678...24

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