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AD5321(RT-6)

更新时间： 2024-01-12 05:33:50
品牌 Logo 应用领域
亚德诺 - ADI 输入元件光电二极管转换器
页数 文件大小 规格书
24页 438K
描述
IC SERIAL INPUT LOADING, 10 us SETTLING TIME, 12-BIT DAC, PDSO6, SOT-23, 6 PIN, Digital to Analog Converter

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AD5321(RT-6) 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOT-23包装说明：SOT-23, 6 PIN
针数：6Reach Compliance Code：compliant
风险等级：5.77最大模拟输出电压：5.5 V
最小模拟输出电压：转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G6JESD-609代码：e0
长度：2.9 mm最大线性误差 (EL)：0.2441%
位数：12功能数量：1
端子数量：6最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, LOW PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified座面最大高度：1.45 mm
标称安定时间 (tstl)：10 µs表面贴装：YES
温度等级：INDUSTRIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.95 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：1.65 mmBase Number Matches：1

AD5321(RT-6) 数据手册

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AD5301/AD5311/AD5321  
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS  
V
GND  
SDA  
SCL  
1
2
3
6
5
4
DD  
AD5301/  
AD5311/  
AD5321  
V
DD  
1
2
3
4
8
7
6
5
GND  
SDA  
SCL  
PD  
AD5301/  
AD5311/  
AD5321  
A0  
A0  
V
A1  
TOP VIEW  
TOP VIEW  
(Not to Scale)  
V
OUT  
(Not to Scale)  
OUT  
Figure 3. 8-Lead MSOP  
(RM-8) Pin Configuration  
Figure 4. 6-Lead SOT-23  
(RJ-6) Pin Configuration  
Table 5. Pin Function Descriptions  
MSOP SOT-23  
Pin No. Pin No. Mnemonic Description  
1
ꢀ
VDD  
Power Supply Input. These parts can be operated from 2.5 V to 5.5 V and the supply should be decoupled  
with a 10 μF in parallel with a 0.1 μF capacitor to GND.  
2
3
4
5
5
A0  
Address Input. Sets the least significant bit of the 7-bit slave address.  
N/A  
4
A1  
Address Input. Sets the second least significant bit of the 7-bit slave address.  
Buffered Analog Output Voltage from the DAC. The output amplifier has rail-to-rail operation.  
VOUT  
PD  
N/A  
Active Low Control Input. Acts as a hardware power-down option. This pin overrides any software  
power-down option. The DAC output goes three-state and the current consumption of the part  
drops to 50 nA @ 3 V (200 nA @ 5 V).  
ꢀ
7
3
2
SCL  
Serial Clock Line. This is used in conjunction with the SDA line to clock data into the 1ꢀ-bit input shift  
register. Clock rates of up to 400 kbps can be accommodated in the I2C-compatible interface. SCL may  
be CMOS/TTL driven.  
Serial Data Line. This is used in conjunction with the SCL line to clock data into the 1ꢀ-bit input shift  
register during the write cycle and to read back one or two bytes of data (one byte for the AD5301,  
two bytes for the AD5311/AD5321) during the read cycle. It is a bidirectional open-drain data line that  
should be pulled to the supply with an external pull-up resistor. If not used in readback mode, SDA may  
be CMOS/TTL driven.  
SDA  
8
1
GND  
Ground Reference Point for All Circuitry on the Part.  
Rev. B | Page 7 of 24  
 
1...45678910...24

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