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AD5320BRM-REEL

更新时间： 2024-01-21 05:40:22
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 410K
描述
2.7 V to 5.5 V, 140 μA, Rail-to-Rail Output 12-Bit DAC in an SOT-23

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AD5320BRM-REEL 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：TSSOP
包装说明：LSSOP,针数：6
Reach Compliance Code：unknown风险等级：5.75
Is Samacsys：N最大模拟输出电压：5.5 V
最小模拟输出电压：转换器类型：D/A CONVERTER
输入位码：BINARY输入格式：SERIAL
JESD-30 代码：R-PDSO-G8JESD-609代码：e0
长度：2.9 mm最大线性误差 (EL)：0.3906%
湿度敏感等级：1位数：12
功能数量：1端子数量：8
最高工作温度：105 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, LOW PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：240认证状态：COMMERCIAL
座面最大高度：1.45 mm标称安定时间 (tstl)：12 µs
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.95 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：1.65 mm
Base Number Matches：1

AD5320BRM-REEL 数据手册

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AD5320  
PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS  
V
1
2
3
4
8
7
6
5
GND  
DIN  
DD  
AD5320  
NC  
NC  
V
1
2
3
6
5
4
SYNC  
SCLK  
DIN  
OUT  
TOP VIEW  
AD5320  
SCLK  
GND  
(Not to Scale)  
TOP VIEW  
V
V
OUT  
SYNC  
DD  
(Not to Scale)  
NC = NO CONNECT  
Figure 4. MSOP Pin Configuration  
Figure 3. SOT-23 Pin Configuration  
Table 4. Pin Function Descriptions  
SOT-23  
Pin No.  
MSOP  
Pin No.  
Mnemonic  
Description  
1
2
3
4
8
1
VOUT  
GND  
VDD  
Analog Output Voltage from DAC. The output amplifier has rail-to-rail operation.  
Ground Reference Point for All Circuitry on the Part.  
Power Supply Input. These parts can be operated from 2.5 V to 5.5 V and VDD should be decoupled  
to GND.  
4
5
6
7
6
5
DIN  
Serial Data Input. This device has a 16-bit shift register. Data is clocked into the register on the falling  
edge of the serial clock input.  
Serial Clock Input. Data is clocked into the input shift register on the falling edge of the serial clock  
input. Data can be transferred at rates up to 30 MHz.  
Level Triggered Control Input (Active Low). This is the frame synchronization signal for the input data.  
When SYNC goes low, it enables the input shift register and data is transferred in on the falling edges  
of the following clocks. The DAC is updated following the 16th clock cycle unless SYNC is taken high  
before this edge, in which case the rising edge of SYNC acts as an interrupt and the write sequence is  
ignored by the DAC.  
SCLK  
SYNC  
2, 3  
NC  
No Connect.  
Rev. C | Page 6 of 20  
 
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型号 品牌 描述 获取价格 数据表
AD5320BRM-REEL7 ADI 2.7 V to 5.5 V, 140 μA, Rail-to-Rail Output

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AD5320BRM-REEL7 ROCHESTER SERIAL INPUT LOADING, 12 us SETTLING TIME, 12-BIT DAC, PDSO8, MICRO, MO-187AA, SOIC-8

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AD5320BRMZ-REEL ADI 暂无描述

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AD5320BRMZ-REEL ROCHESTER SERIAL INPUT LOADING, 12 us SETTLING TIME, 12-BIT DAC, PDSO8, LEAD FREE, MO-178AB, MSOP-8

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