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AD5317RBRUZ

更新时间： 2024-01-01 13:47:44
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 410K
描述
Quad, 10-Bit nanoDAC® with 2 ppm/°C Reference, SPI Interface

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AD5317RBRUZ 技术参数

Source Url Status Check Date：2013-05-01 14:56:11.994是否无铅： 含铅
是否Rohs认证： 符合生命周期：Active
包装说明：SON, TSSOP16,.25针数：16
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：2.29
最大模拟输出电压：5.005 V最小模拟输出电压：
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PDSO-N16
JESD-609代码：e3长度：5 mm
最大线性误差 (EL)：0.049%湿度敏感等级：1
位数：10功能数量：1
端子数量：16最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SON封装等效代码：TSSOP16,.25
封装形状：SQUARE封装形式：SMALL OUTLINE
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大稳定时间：7 µs标称安定时间 (tstl)：5 µs
子类别：Other Converters最大压摆率：1.3 mA
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：4.4 mm
Base Number Matches：1

AD5317RBRUZ 数据手册

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AD5305/AD5315/AD5325  
TIMING CHARACTERISTICS1, 2 (VDD = 2.5 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted.)  
Limit at TMIN, TMAX  
(A, B Version)  
Parameter  
Unit  
Conditions/Comments  
fSCL  
t1  
t2  
t3  
t4  
400  
2.5  
0.6  
1.3  
0.6  
100  
0.9  
0
0.6  
0.6  
1.3  
300  
0
kHz max  
µs min  
µs min  
µs min  
µs min  
ns min  
µs max  
µs min  
µs min  
µs min  
µs min  
ns max  
ns min  
ns max  
ns min  
ns max  
ns min  
pF max  
SCL Clock Frequency  
SCL Cycle Time  
tHIGH, SCL High Time  
tLOW, SCL Low Time  
tHD,STA, Start/Repeated Start Condition Hold Time  
tSU,DAT, Data Setup Time  
tHD,DAT, Data Hold Time  
t53  
t6  
tHD,DAT, Data Hold Time  
t7  
t8  
t9  
t10  
tSU,STA, Setup Time for Repeated Start  
tSU,STO, Stop Condition Setup Time  
tBUF, Bus Free Time between a STOP and a START Condition  
tR, Rise Time of SCL and SDA when Receiving  
tR, Rise Time of SCL and SDA when Receiving (CMOS Compatible)  
tF, Fall Time of SDA when Transmitting  
tF, Fall Time of SDA when Receiving (CMOS Compatible)  
tF, Fall Time of SCL and SDA when Receiving  
tF, Fall Time of SCL and SDA when Transmitting  
Capacitive Load for Each Bus Line  
t11  
250  
0
300  
20 + 0.1CB  
400  
4
CB  
NOTES  
1See Figure 1.  
2Guaranteed by design and characterization; not production tested.  
3A master device must provide a hold time of at least 300 ns for the SDA signal (referred to VIH min of the SCL signal) in order to bridge the undefined region of  
SCL’s falling edge.  
4CB is the total capacitance of one bus line in pF. tR and tF measured between 0.3 VDD and 0.7 VDD  
Specifications subject to change without notice.  
.
SDA  
t9  
t3  
t10  
t11  
t4  
SCL  
t4  
t2  
t6  
t1  
t8  
t5  
t7  
START  
CONDITION  
REPEATED  
STOP  
CONDITION  
START  
CONDITION  
Figure 1. 2-Wire Serial Interface Timing Diagram  
–4–  
REV. F  
1234567...20

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