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Datasheet > 转换器 > 数模转换器> AD5315BRMZ-REEL7
AD5315BRMZ-REEL7 PDF预览

AD5315BRMZ-REEL7

更新时间： 2024-02-07 01:20:08
品牌 Logo 应用领域
亚德诺 - ADI 转换器数模转换器光电二极管
页数 文件大小 规格书
24页 565K
描述
2.5 V to 5.5 V, 500 muA, 2-Wire Interface Quad Voltage Output, 8-/10-/12-Bit DACs

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AD5315BRMZ-REEL7 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP,针数：10
Reach Compliance Code：unknown风险等级：5.72
最大模拟输出电压：5.499 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PDSO-G10
JESD-609代码：e3长度：3 mm
最大线性误差 (EL)：0.2441%湿度敏感等级：1
位数：10功能数量：1
端子数量：10最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：SQUARE
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
认证状态：COMMERCIAL座面最大高度：1.1 mm
标称安定时间 (tstl)：7 µs标称供电电压：3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：40
宽度：3 mmBase Number Matches：1

AD5315BRMZ-REEL7 数据手册

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AD5305/AD5315/AD5325  
AC CHARACTERISTICS  
VDD = 2.5 V to 5.5 V, RL = 2 kΩ to GND, CL = 200 pF to GND, all specifications TMIN to TMAX, unless otherwise noted.  
Table 2.  
A, B Version1  
Parameter2, 3  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
Output Voltage Settling Time  
AD5305  
AD5315  
VREF = VDD = 5 V  
6
7
8
8
9
10  
μs  
μs  
μs  
¼ scale to ¾ scale change (0×40 to 0×C0)  
¼ scale to ¾ scale change (0×100 to 0×300)  
¼ scale to ¾ scale change (0×400 to 0×C00)  
AD5325  
Slew Rate  
0.7  
12  
1
1
3
V/μs  
nV-s  
nV-s  
nV-s  
nV-s  
kHz  
dB  
Major-Code Transition Glitch Energy  
Digital Feedthrough  
Digital Crosstalk  
DAC-to-DAC Crosstalk  
Multiplying Bandwidth  
Total Harmonic Distortion  
1 LSB change around major carry  
200  
−70  
VREF = 2 V 0.1 V p-p  
VREF = 2.5 V 0.1 V p-p, frequency = 10 kHz  
1 Temperature range (A, B version): −40°C to +105°C; typical at +25°C.  
2 Guaranteed by design and characterization, not production tested.  
3 See the Terminology section.  
TIMING CHARACTERISTICS  
VDD = 2.5 V to 5.5 V, all specifications TMIN to TMAX, unless otherwise noted.  
Table 3.  
Parameter1, 2  
ꢀimit at TMIN, TMAX (A, B Version)  
Unit  
Conditions/Comments  
fSCL  
t1  
t2  
t3  
t4  
400  
2.5  
0.6  
1.3  
0.6  
100  
0.9  
0
0.6  
0.6  
1.3  
300  
0
kHz max  
μs min  
μs min  
μs min  
μs min  
ns min  
μs max  
μs min  
μs min  
μs min  
μs min  
ns max  
ns min  
ns max  
ns min  
ns max  
ns min  
pF max  
SCL clock frequency  
SCL cycle time  
tHIGH, SCL high time  
tLOW, SCL low time  
tHD,STA, start/repeated start condition hold time  
tSU,DAT, data setup time  
tHD,DAT, data hold time  
t5  
t6  
3
tHD,DAT, data hold time  
t7  
t8  
t9  
t10  
tSU,STA, setup time for repeated start  
tSU,STO, stop condition setup time  
tBUF, bus-free time between a stop and a start condition  
tR, rise time of SCL and SDA when receiving  
tR, rise time of SCL and SDA when receiving (CMOS compatible)  
tF, fall time of SDA when transmitting  
tF, fall time of SDA when receiving (CMOS compatible)  
tF, fall time of SCL and SDA when receiving  
tF, fall time of SCL and SDA when transmitting  
Capacitive load for each bus line  
t11  
250  
0
300  
20 + 0.1 CB  
400  
4
4
CB  
1 See Figure 2.  
2 Guaranteed by design and characterization; not production tested.  
3 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to VIH min of the SCL signal) in order to bridge the undefined region of SCL’s  
falling edge.  
4 CB is the total capacitance of one bus line in pF. tR and tF measured between 0.3 VDD and 0.7 VDD  
.
Rev. G | Page 5 of 24  
 
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与AD5315BRMZ-REEL7相关器件

型号 品牌 描述 获取价格 数据表
AD5315BRMZ-REEL71 ADI 2.5 V to 5.5 V, 500 μA, 2-Wire Interface Int

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