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AD5304BRM

更新时间： 2024-01-01 22:24:17
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
15页 227K
描述
2.5 V to 5.5 V, 500 uA, Quad Voltage Output 8-/10-/12-Bit DACs in 10-Lead microSOIC

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AD5304BRM 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TSSOP
包装说明：TSSOP, TSSOP10,.19,20针数：10
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.6
最大模拟输出电压：5.499 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PDSO-G10
JESD-609代码：e3长度：3 mm
最大线性误差 (EL)：0.2441%湿度敏感等级：1
位数：8功能数量：1
端子数量：10最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP10,.19,20
封装形状：SQUARE封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：3/5 V
认证状态：Not Qualified座面最大高度：1.1 mm
最大稳定时间：8 µs标称安定时间 (tstl)：6 µs
子类别：Other Converters最大压摆率：0.9 mA
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：3 mm
Base Number Matches：1

AD5304BRM 数据手册

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AD5304/AD5314/AD5324  
(VDD = 2.5 V to 5.5 V; RL = 2 k⍀ to GND; CL = 200 pF to GND; all specifications TMIN to TMAX unless  
otherwise noted.)  
AC CHARACTERISTICS1  
B Version3  
Parameter2  
Min  
Typ  
Max  
Unit  
Conditions/Comments  
Output Voltage Settling Time  
AD5304  
AD5314  
AD5324  
Slew Rate  
Major-Code Transition Glitch Energy  
Digital Feedthrough  
Digital Crosstalk  
DAC-to-DAC Crosstalk  
Multiplying Bandwidth  
Total Harmonic Distortion  
VREF = VDD = 5 V  
6
7
8
0.7  
12  
1
1
3
8
9
10  
µs  
1/4 Scale to 3/4 Scale Change (40 Hex to C0 Hex)  
1/4 Scale to 3/4 Scale Change (100 Hex to 300 Hex)  
1/4 Scale to 3/4 Scale Change (400 Hex to C00 Hex)  
µs  
µs  
V/µs  
nV-s  
nV-s  
nV-s  
nV-s  
kHz  
dB  
1 LSB Change Around Major Carry  
200  
–70  
VREF = 2 V 0.1 V p-p  
VREF = 2.5 V 0.1 V p-p. Frequency = 10 kHz  
NOTES  
1Guaranteed by design and characterization, not production tested.  
2See Terminology.  
3Temperature range: B Version: –40°C to +105°C; typical at 25°C.  
Specifications subject to change without notice.  
TIMING CHARACTERISTICS1, 2, 3  
(VDD = 2.5 V to 5.5 V. All specifications TMIN to TMAX unless otherwise noted)  
Limit at TMIN, TMAX  
VDD = 2.5 V to 3.6 V VDD = 3.6 V to 5.5 V  
Parameter  
Unit  
Conditions/Comments  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
40  
16  
16  
0
5
4.5  
0
33  
13  
13  
0
5
4.5  
0
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
SCLK Cycle Time  
SCLK High Time  
SCLK Low Time  
SYNC to SCLK Rising Edge Setup Time  
Data Setup Time  
Data Hold Time  
SCLK Falling Edge to SYNC Rising Edge  
Minimum SYNC High Time  
80  
33  
NOTES  
1Guaranteed by design and characterization, not production tested.  
2All input signals are specified with tr = tf = 5 ns (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2.  
3See Figure 1.  
Specifications subject to change without notice.  
t
1
SCLK  
t
2
t
t
7
t
3
8
t
4
SYNC  
t
6
t
5
DB15  
DB0  
DIN  
Figure 1. Serial Interface Timing Diagram  
REV. B  
–3–  
1234567...15

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